内核发生器系统实验.doc

实验5：内核发生器系统实验 内核发生器系统实验实验介绍这个实验将指导你创建一个Xilinx内核发生器系统，并把这个内核嵌入到你的设计中来完成实验。独立实验包含了含内核的仿真设计。实验目的 完成这个实验后，你将能学会：l 通过使用Xilinx内核生成器系统生成一个内核l 将这个内核应用于已有的HDL设计中l 对包含内核的HDL设计执行仿真l 对硬件设计进行测试实验步骤在这个实验中，你将使用内核发生器系统来创建一个RAM模块，应用程序进行初始化将其应用到PicoBlaze设计中，最后在Digilent Spartan-3E目标板上进行测试。这个实验包括以下四个主要步骤：1. 查看设计2. 生成内核3. 在新的回路模块执行仿真根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。如果对流程比较熟悉，可以跳过其中的一些操作。注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。生成ROM初始化文件 步骤1 打开ISE Project Navigator，打开工程文件。1.打开Xilinx ISE 软件，选择Start Programs Xilinx ISE 8.2i Project Navigator 2 选择File Open Project Verilog users: Browse to c:xupfpgaflowlabsveriloglab4VHDL users: Browse to c: xupfpgaflowlabsvhdllab43.选择synth_lab.ise，点击打开浏览设计中用红色标记的问题，掌握设计中大致的程序模块。使用原来的实验中的程序，完成第三个任务。汇编后产生一个内核文件，这将用于初始化一个ROM.1. 打开program.psm文件，在project目录下，使用效果如windows exporer2. 通过写小段软件代码完成任务#3，键盘显示终端。注意：参考程序指示里的注释。3. 打开一个命令窗口，浏览包含程序的路径，汇编程序，在命令提示中输入以下命令: kcpsm3 program注意：汇编将产生几个文件，包括一个.COE，这个将被用来初始化一个内核发生器的存储记忆。产生一个内核 步骤2 产生一个新的COREGen IP 源文件，命名为program. 类型为Dual Port ROM1. 在Processes for Source窗口，双击Create New Source如果你没有看见生成的新的源程序，确认一个HDL源文件是否已经在Sources in Project窗口中已选择。2. 在新的Source对话框中，选择IP (CoreGen & Architecture Wizard)，在文件命名区输入program，如Figure 5-1所示。Figure 5-1. New Source对话框3. 点击Next4. 在选择Core Type对话框后，展开Memories & Storage Elements,展开RAMs & ROMs，选择Block Memory Generator v2.1，如下图所示。Figure 5-2. 选择 Core Type对话框5. 点击Next，点击Finish一会，一个内核生成系统GUI将打开。配置 Dual Port Block Memory 内核，有如下特性：l 名字：programl 存储器类型：Dual Port ROMl 存储器大小：1024 x 181. 在Figure 5-3中设置以下参数，然后点击l 器件名称：programl 存储器类型：Dual Port ROMFigure 5-3. Block Memory 选项2. 在Figure 5-4中设置如下参数，然后点击l 读宽度：18l 读深度：1024l 操作模式：Write Firstl 使能：Always Enabled Figure 5-4. Port A design options and pin polarity3. 在Figure 5-5中设置如下参数，然后点击l 读宽度：18l 读深度：1024l 操作模式：Write Firstl 使能：Always Enabled Figure 5-5. Port B design options and pin polarity4.点击Load Init File，从assembler目录下选择PROGRAM.COE文件。Figure 5-6. Initialize the memory with the program5 点击Show按钮，从下拉框中选择memory_initialization_vector，查看在配置FPGA后将要装载到存储器中的内容。6. 在Dual Port Block Memory对话框底部点击 Generate 注意：program.xco文件必须自动增加到ISE工程例示Block RAM内核到Verilog源 步骤3aVHDL使用者：跳到步骤3b,“例示Block RAM内核到VHDL源文件。”将产生的内核例示到loopback.v.1. 在Sources in Project窗口，双击loopback.vloopback.v文件在文件编辑窗口中打开2. 选择Edit Language Templates 例示内核模块在该窗口中的COREGEN单元。3. 展开COREGEN,展开VERILOG Component Instantiation,选择program,如Figure 5-7所示。Figure 5-8a. Language Templates4. 复制粘贴template到loopback.v文件，有如下说明, “/Instantiate the RAM block here” 5. 编辑instantiation如下：program my_program ( .clka(clk55MHz),.addra(addess),.douta(instruction),.clkb(1b0),.addrb(10b0000000000),.doutb();6. 选择File Save例示Block RAM内核到VHDL源 步骤3bVerilog用户:直接跳到步骤4“执行仿真动作”例示步骤2中生成的内核到fifo_2048x8.vhd.1. 在Sources in Project窗口，双击loopback.vhd loopback.vhd文件在文本编辑窗口中打开。2. 选择Edit Language Templates 例示内核模块在该窗口中的COREGEN单元。3. 展开COREGEN,展开VERILOG Component Instantiation,选择program,如Figure 5-7所示。Figure 5-8b. Language Templates4. 复制粘贴template到program.vhd文件粘贴component declaration到，题为“- Insert component declaration for program here”.粘贴component instantiation到，题为“- insert component instantiation for program here”.5. 编辑instantiation如下连接到dual-port block ROMmy_program : program port map ( clka = clk55MHz, addra = address, douta = instruction, clkb = 0, addrb = 0000000000, doutb = open);6. 选择 File Save执行仿真动作 步骤4检查文件了解正在发生的动作1. 在Sources in Project窗口，双击testbench.v/.vhd查看testbench的功能，有相关的testbench的注释：l testbench toggles转换l 等待几个时钟周期l 检验LEDs查看他们是否与相应的设置匹配2. 在Sources in Project窗口，选择program.xco3. 在Processes for Source窗口，展开COREGen工具箱，双击View Verilog/VHDL Functional Model这个文件夹参考了XilinxCoreLib仿真库的模型，被用于在Project Navigator of the ISE软件中自动地执行仿真的动作。!VHDL 用户：如果文件夹没有出现在文本编辑中，双击VHDL Functional Model，选择 Open Without Updating.使用testbench.v或testbench.vhd 文件，执行50000 ns的仿真动作，查看波形确认内核连接的正确性。1. 在Sources in Project窗口，为查看源文件选择Behavioral Simulation，点击testbench.v/.vhd2. 在Processes for Source窗口，展开Xilinx ISE Simulator进程，点击Simulate Behavioral Model, 选择Properties。3. 输入仿真时间50000 ns4. 点击OK5. 双击Simulate Behavioral Model6. 检查波形确认转化与LEDS的显示匹配。硬件的测试应用 步骤5打开 hyperterminal部分，生成位流，下载到Digilent板，测试应用。1. 在project目录下，双击terminal.ht，开始hyperterminal部分2. 在Project浏览器里，着重loopback.v/vhd,展开Generate Programming file ，双击Configure Device (iMPACT). 3. 当impact打开后，使用JTAG下载电缆配置FPGA，确认以下选项已经选择，点击. Boundary-Scan Mode Automatcially connect cable4. 当窗口打开提示在JATG链中有两个装置被检测到的时候点击5. 分配loopback位到Spartan-3e xc3s500e，设PROM旁路。6. 点击Spartan-3e装置，选择program，点击.注意：你会