简易数字信号传输性能分析仪.docx

简易数字信号传输性能分析仪（E 题）一 方案论证1.1 方案比较与选择1.1.1 低通滤波器模块方案一：无源低通滤波器由无源元件(R、L 和C)组成的滤波器，它是利用电容和电感元件的电抗随频率的变化而变化的原理构成的。这类滤波器的优点是：电路比较简单，不需要直流电源供电，可靠性高；缺点是：通带内的信号有能量损耗，负载效应比较明显，使用电感元件时容易引起电磁感应，当电感L较大时滤波器的体积和重量都比较大，在低频域不适用。方案二：有源低通滤波器由无源元件(一般用R和C)和有源器件(如集成运算放大器）组成。这类滤波器的优点是：通带内的信号不仅没有能量损耗，而且还可以放大，负载效应不明显，多级相联时相互影响很小，利用级联的简单方法很容易构成高阶滤波器，并且滤波器的体积小、重量轻、不需要磁屏蔽(由于不使用电感元件）；适应与低频场合。综上所说：采用有源低通滤波器，由R,C,集成运放设计而成。1.1.2 提取时钟模块方案一：采用模拟锁相环电路，提取时钟，如下图所示。曼彻斯特编码中没有很强的时钟分量。所以硬件锁相环，不易提取时钟。方案二：数字锁相环由于曼彻斯特编码的有自同步能力和良好的抗干扰性能，在信噪比较高时可以把曼彻斯特码经过数字锁相环相位同步后作为时钟。1.2 方案描述本系统采用STM32和FPGA为核心处理器，联合控制M序列触发时钟发生，分析仪处的时钟恢复，接收经过模拟数字信道的信号的衰减控制，眼图的绘制，分析和测量。8位M序列发生器产生幅度可调基带信号，采用Manchester编码方便提取时钟，频率在10kbps和100kbps之间。基带信号通过低通滤波并附加由14位M序列发生器产生的10M时钟的白噪声来模拟传输信道，最终进入分析仪进行信号分析。有噪声叠加的基带信号经过衰减网络，低通滤波，比较器整流还原成当初的基带信号。FPGA处理器用数字锁相环技术从基带信号中恢复时钟，并用ARM在LCD上完成眼图的绘制和对信号的测量分析工作。在信噪比较大时，用上述方法即可恢复基带信号时钟，但在信噪比小于1时，使用上述方法已无法恢复时钟。考虑到此信道噪声幅度恒定的特殊性，在大噪声低信噪比时，首先采用包络检波恢复基带信号包络，再用上述方法恢复信号即可。二 理论计算与分析2.1 低通滤波器设计低通滤波器采用有源Butterworth滤波器，Butterworth滤波器带内平稳，三个滤波器带外衰减不少于40dB/十倍频程；截止频率误差绝对值不大于10。三个滤波器采用继电器切换。2阶有源低滤波器的设计如下，4阶有源滤波滤波器为2阶有源滤波器级联。Rf=R1=R2 fc=12cfRfC1=2QCfC2=Cf2Q图表 1 二阶有源低通滤波器2.2 m序列数字信号采用线形移位寄存器发生器来产生。数字信号V1f1x=1+x2+x3+x4+x8序列，采用8位移位寄存器SN74LS164和SN74ALS86异或门产生。SN74LS164最大时钟频率可达35MHz,输出TTL电平。数据率能够满足10100kbps。在开启时采用按键设置Q0为高电平，打破死循环。采用FPGA产生时钟频率10100kbps，按10kbps 步进可调。伪随即信号V3f2x=1+x+x4+x5+x12,数据率为10Mbps，采用两片8位SN74LV595移位移位寄存器，最大时钟频率可达到80M，伪随即序列产生原理和数字信号V1相同。曼彻斯特编码，即曼彻斯特编码是一种自同步的编码方式，即时钟同步信号就隐藏在数据波形中。在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从高到低跳变表示1，从低到高跳变表示0。曼彻斯特码在时钟的前半周期和原码相同，后半周期和原码相反。因此用一个数据选择器，在时钟信号为高电平时，选择原码作为曼彻斯特编码的信号，而时钟信号为低电平时，选择原码的反码作为曼彻斯特编码信号即可。采用D触发器MC74F74和74ALS157数据选择器。2.3 同步提取时钟同步提取时钟模块为数字锁相环电路，其包括三个主要部分：鉴相器（DPD）、低通滤波器（DLF）、数控振荡器（DCO），其示意原理图如下所示，图表 2 数字锁相环其中各个模块的结构与原理如下：超前-滞后型数字鉴相器，其输出一个表示本地估算信号超前或滞后于输入信号的量。假如本地估算信号超前于输入信号，则输出“超前脉冲”，以便利用该“超前脉冲”控制本地估算信号的相位推后。反之，则输出“滞后脉冲”，并使本地估算信号的相位前移，这样隐含在曼彻斯特码中的位时钟就被鉴相器比较了出来。超前一滞后型数字鉴相器可分为积分型和微分型两种。积分型超前一滞后数字鉴相器，结构和硬件实现比较复杂，但具有优良的抗干扰性能。而微分型数字鉴相器结构相对简洁，硬件实现也比较简单，但是它的抗干扰能力比较差。这里采用微分型超前一滞后型数字鉴相器，将抗干扰的任务留给后面的数字滤波器环节实现。DLF的滤波功能是通过一个Mod为8的计数器来实现的。当系统启动时，DLF的Mod开始加减计数(Mod复位后为8)，计数的方向由Head与Lag脉冲来控制。当Lag为1时，表示本地时钟超前于输入信号，Mod做加法计数，逐次加法直到15，进位变为8，Inset输出一个1s的高电平；同样，当Head为1时，表示本地时钟超前于输入信号，Mod做减法计数，逐次加法直到1，借位变为8，Deduct输出一个1s的高电平。由于噪声和抖动一般是无序的，除非噪声在同一方向出现8次，滤波器才会输出误动作，故该滤波器器简单但性能优越。数控振荡器，又称为数字钟，它在数字锁相环路中所处的地位相当于模拟锁相环中的电压控制振荡器。它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器产生的校正信号所控制。本次设计主要采用加、扣脉冲式DCO，该振荡器的特点是每一个鉴相周期输出本地估算信号是超前或者滞后于输入信号的信息，经滤波器处理后输出加或扣脉冲信号，以此控制DCO的输出相位。DCO根据DLF输出的Insert和Deduct来调节本地时钟，输出与曼彻斯特码位信号同相同频的时钟。另外，DPD和DLF的工作时钟也由DCO产生(Clk_DPD和Clk_DLF同相，前者是后者频率的12)，构成了DPLL系统闭环。一般DCO分为三个工作模块，即高速振荡器、相位调节器和分频器。为了本题的噪声的特性，将DCO划分为两个工作模块，即将相位调节器和分频器合并，由DLF产生的Insert和Deduct来指导相位调节，并输出系统要求的位信号时钟。2.4 眼图显示方法曼彻斯特编码经过数字锁相环的锁定跟踪后会输出一个与原始时钟几乎完全一致的时钟信号，使用此时钟信号触发AD采样电路采集一屏数据并从左至右绘在LCD上，由于时钟与信号的同步性，使得每次叠加在屏幕上的样图稳定在屏幕固定位置而不会左右移动，多次叠加采集图像后即可看到稳定的眼图。三 电路与程序设计3.1 系统组成图表 3 系统框图3.2 原理框图和各部分电路3.2.1 m序列发生电路图表 4 m序列和曼彻斯特编码电路3.2.2 伪随机序列产生及增益控制电路图表 5 伪随机序列产生电路和增益控制电路3.2.3 低通滤波器电路低通滤波器的增益为1，采用OPA2132轨道轨运放，输出可达到5V,OPA2132增益带宽级积8M,20V/us的摆率。滤波器最大带宽为500K,OPA2132可满足要求。低通滤波器和增益控制电路如下图。图表 6 100K低通滤波器图表 7 200K低通滤波器图表 8 500K低通滤波器图表 9 滤波器增益控制电路3.2.4 数字信号分析电路由于TTL电平经过放大0.24的放大，最高可达到20V的电压，再叠加噪声100mV至TTL电平的伪随机序列。接收信号需要经过衰减才能进入FPGA内部的AD采样，显示眼图。同时要测试眼图的幅度，因此必须知道信号衰减的倍数，因此采样多档电阻衰减。首先衰减10倍，信号最大2V，FPGA分析信号的幅度，若较小，则改变衰减倍数。采用10倍，5倍，3倍，2倍多档电阻衰减，有软件分析并且换相应档次。采用FPGA内部AD采样，采样范围为03.3V，因此衰减前经过交流耦合，衰减之后需要加一级运放抬升电压。在进入FGPA片内AD采样。另一路经过1M低通滤波器，滤掉高频噪声，经过MAX962比较电路，进入FPGA内部，提取时钟。时钟提取比较电路如下图。图表 10 MAX962比较电路3.2.5 低信噪比提取时钟改进电路在信噪比较低的情况下，数字信号会被伪随机序列淹没，信号经过滤波器、比较器之后的方波，已经无法提取时钟。本系统中的伪随机序列噪声不同于实际环境中的噪声，伪随机序列的幅度恒定，在噪声较大时，输出噪声的包络就是信号信息，因此利用二极管包络检波法，检出包络，提取时钟，降低信噪比。图表 11 包络检波及射随电路3.3 系统软件与流程图图表 12 软件流程图四 测试方案与测试结果4.1 测试仪器序号仪器名称型号指标生产厂家数量1双踪示波器TDS1012B100MHz带宽1GS/s采样速率Tektronix22DDS函数信号发生器TFG203030MHz带宽SUING13函数/任意波形发生器33120A15MHz带宽Agilent14可跟踪直流稳定电源SS1792F0-32V/3ASUING25万用表GDM-82451200V/20AInstek14.2 测试方案本系统开机上电后，首先按下按键产生数字信号V1和伪随即序列V3。然后根据题目的要求进行测试。测试曼彻斯特编码正确性，改变V1的数据率，测试滤波器的带外衰减，截至频率，以及增益范围。观察不同V2、V3信号幅度时的LCD上显示的眼图，并测试眼图幅度。完成各相测试，记录数据并行分析结果。本系统可对0-4.5V的TTL电平，经过低通滤波器和伪随机信号模拟的传输信道后，显示眼图。4.3 测试结果4.3.1 滤波器测试滤波器种类带外衰减截至频率100K60dB/十倍频程100.5K200K65dB/十倍频程201K500K70dB/十倍频程499K4.3.2 数字信号v1(1)键盘控制产生m序列，10-100Kbps,10Kbps步进。输出幅度0-4.5V的TTL电平；(2)FPGA控制产生时钟，数据率误差绝对值达到万分之一；(3)对m序列进行曼彻斯特编码。4.3.3 伪随即序列V3(1) 10Mbps, 速率误差可达到万分之一；(2) 幅度在0至4.5V的TTL电平内可调。4.3.4 时钟提取从V2a 中提取同步信号V4-syn，与FPGA产生的产生时钟，在同一示波器显示，采用其中任意一路，做触发，若两时钟同频，则在示波器上显示，两信号会稳定下来。经测试，在示波器显示稳定，则说明数字锁相环提取时钟很稳定。4.3.5 眼图及眼幅度测试当信号幅度与伪随即序列幅度比例较大，即信噪比较高时，眼图张开很大，此时眼幅度可达14.4V。4.3.6 其他功能测试1、自适应量程因为接收到的信号为单极性大信号上叠加一个大信号噪声，所以信号的变化很大，而且不保持交流零电位。因此在对信号进行采集时，可先去直流，再进行阶梯状衰减，分五个量程1X，2X，3X，5X，10X可保证将信号峰峰值限制在03.3V，之后将信号抬升到直流1.65V，以适应DAC的输入范围。在后级经过比较器整流时，采用同样的方式，先去直流再抬升2.5V，以适应比较器的0V/5V输出。同时LCD可显示衰减倍数和精确坐标，并通过测量信号反馈给衰减模块来构成自适应衰减电路从而信号总是处于半量程附近，提高了测量精度并且无需手动选档。2、针对信道传输特性设计检波方式，降低需要的信噪比由于信道中引入的噪声为高频等幅噪声，因此在噪声很大而信号很小时，会使信噪比降到1以下。但此时