三、半整数与奇数分频器设计.doc_第1页
三、半整数与奇数分频器设计.doc_第2页
三、半整数与奇数分频器设计.doc_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

实验3半整数与奇数分频器设计一 实验目的1熟悉uartusII的文本设计流程全过程，学习计数器的设计与仿真2掌握简单逻辑电路的设计方法与功能仿真技巧。3 学习并掌握用VHDL语言、语法规则4 学习使用VHDL语言进行半整数与奇数分频器的设计二. 实验仪器设备 1 PC机，1台 2 uartusII系统三.实验原理1 参考教材中的相关内容；2 根据老师教学演示的相关内容。四.实验内容用VHDL语言设计一个半整数与奇数分频器，并进行编辑，编译与仿真。要求(1) 设置时钟信号源;(2) 用VHDL语言对半整数与奇数分频器进行程序设计；(3) 对于所设计的程序进行编译，检查纠错。(4)程序完善之后进行程序的仿真并进行波形的记录与分析。五. 实验参考程序占空比为50%的任意奇数次（5）分频电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK:IN STD_LOGIC; -输入时钟信号 K_OR,K1,K2 :OUT STD_LOGIC); -输出信号END;ARCHITECTURE bhv OF CNT10 ISSIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL M1,M2 :STD_LOGIC;BEGINPROCESS (CLK,C1) -敏感信号BEGINIF RISING_EDGE(CLK) THENIF (C1=100) THEN C1=000; ELSE C1=C1+1; END IF;IF (C1=001) THEN M1=NOT M1ELSIF (C1=011) THEN M1=NOT M1;END IF; END IF;END PROCESS;PROCESS(CLK,C2) BEGINIF FALLING_EDGE (CLK) THENIF (C2=100)THEN C2=000; ELSE C2=C2+1; END IF;IF (C2=001)THEN M2=NOT M2;ELSIF (C2=011) THEN M2=NOT M2;END IF;END IF;END PR
人人文库> 全部分类> 应用文书 > 技术指导

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论