纳米CMOS器件模型与SPICE仿真.doc

纳米CMOS器件模型与SPICE仿真刘谨 2010E8015967004 微电子研究所研究意义：通常我们把0.35-0.8m及其以下称为亚微米级，0.25um及其以下称为深亚微米，0.05um及其以下称为纳米级。当前CMOS器件主流工艺尺寸已经达到32nm，已经进入到了深亚微米乃至纳米量级。在这个尺度上，传统器件已经趋近极限，需要给出新的器件结构和器件材料才能进一步发展。研究目的：本项目主要考虑由器件沟道长度减小带来的短沟道效应，以及分析当前主要的深亚微米器件、纳米器件结构，给出用Hspice仿真的模型，对仿真模型的电流电压和电容等参数进行分析，同时介绍当前该领域的研究进展和研究趋势。研究的初步内容：一原理和效应当器件的尺寸逐步缩小时，可以用到等比例缩小的基本思想:在MOS器件内部电场不变的情况下,通过等比例缩小器件的纵向和横向尺寸,以增加跨导和减小电容,由此提高集成电路的性能。理想的按比例缩小理论遵循三条规律：(1)器件的所有横向和纵向尺寸都缩小K倍(K1)；(2)阈值电压和电源电压缩小K倍；(3)所有的掺杂浓度增加K倍。具体的分析如下：(1)漏源电流ID按比例缩小K倍；MOSFET 的漏源电流方程为其中单位面积栅氧化层电容为由于VDS、(VGS-VT)、W(沟道宽度) 、L(沟道长度) 、 tox(栅氧化层厚度)均缩小了K倍，COX增大K倍，因此ID缩小了K倍。(2)门延迟时间按比例缩小K倍,即由于VDS、ID、CL均缩小了K倍，所以td也缩小K倍(3)由2中的计算，可得集成电路性能的功耗延迟积Pw*td缩小了K3倍；(4)因为W,L的缩小使得晶体管的面积缩小了K2倍，因此相同面积上的晶体管集成密度提高了k2倍。按比例缩小不足之处：(1)阈值电压不可能无限制缩小，因为阈值电压降低会引起电路抗干扰能力减弱，泄漏电流增加，不利于动态节点电平的保持，而且会引起静态功耗的增加。(2) 漏源耗尽区宽度不可能等比例缩小。(3) 电源电压标准的改变会带来很大不变，一般情况，电源电压会在相当长的一段时间内保持稳定。而片内限压器是解决该问题的一个良好途径， 即集成电路外面仍然适用5V电源电压，但是通过片内限压器施加在内部电路上的电压小于5V.(4) 各种寄生效应不能等比例缩小，因此集成电路的实际性能不能等比例提高，实际上电源电压降低的比例通常小于器件尺寸的缩小比例。因此,集成电路性能的提高往往小于预测的在提高速度纳米CMOS器件中，我们需要新型的栅制作工艺和材料。新型栅电极材料的要求：(1)硼扩散问题；(2)多晶硅耗尽效应； MOS器件一般以高掺杂的多晶硅作为栅电极，在多晶硅靠近栅氧化层边界处将形成一个很薄的耗尽层，厚度记为XD。当沟长减小到接近0.1微米，栅氧化层将减薄至5nm或者更薄，这个耗尽层的影响就不能再忽略了，栅压将有一部分将在该层上，使加在实际MOS器件上的栅压变小。(3)克服杂质分子涨落对器件的影响；当沟道长度缩短至亚0.1m后，沟道中的杂质数目减少到百数量级，若仍从宏观角度看，采用掺杂浓度的概念，将使掺杂浓度在硅片的各处出现涨落，从而引起表面电势涨落，进而使芯片器件间的阈值电压出现偏差，使集成电路中各处的器件特性出现波动。此外，在纳米CMOS器件中，源和漏会形成源漏超浅结，从而影响器件的性能。(1)短沟道效应 ：MOS器件的开关特性由阈值电压控制，当有效沟道长度减小后，电荷分享和漏致势垒降低效应将使阈值电压减小，即短沟道效应。(2) 源-漏穿通：指源-体结和漏-体结的耗尽层相互交叠在一起，结果是降低了沟道区载流子的势垒，形成截止态的穿通电流。当器件尺寸进一步减小而沟道的掺杂不变时，漏-源穿通将使器件失去栅控制。(3) 串联电阻：纳米CMOS器件中，源漏的寄生电阻随着结深的减小而上升，会 减小MOS器件的驱动电流，此外，还有接触电阻、扩散区薄层电阻、扩展电阻和沟道边缘的积累层电阻。(4) 热载流子效应：HCE是由器件在饱和状态的漏端边缘的高电场引起的，该高电场将诱生热载流子，诱生衬底电流，并产生界面态和氧化层缺陷，导致阈值电压飘移，驱动电流减小，器件使用寿命降低。超浅结工艺包括杂质的引入，退火激活和杂质扩散。以最大的杂志激活和最小的杂质扩散为优化目标。二深亚微米及纳米器件结构全耗尽器件（FDMOSFET）全耗尽器件拥有High-K材料栅介质以及传统的全耗尽MOSFET的源漏区。它通过高介电常数的介质材料替代传统的MOSFET栅氧化层，在不需要减小栅介质厚度的情况下，提高了单位面积的氧化层电容Cox，抑制了栅极到衬底的量子隧穿，减小了短沟道效应，并通过增加源、漏区的厚度，减小了源漏区的串联电阻，增大了器件的电流驱动能力。这种全耗尽型的MOSFET有许多优点：有效地抑制了短沟道效应、抑制了浮体效应、漏场感应势垒下降效应较体硅减小了60%、亚阈斜率提高了25%、电流驱动能力提高30%、提高了Ion/Ioff比2。缺点是必须要寻找到热稳定性好、热膨胀系数与硅具有良好界面匹配的High-K介质。双栅器件双栅器件是在传统的MOSFET结构的沟道下方再增加一个栅，以增强栅偏置对沟道电势的控制能力3。较传统的MOSFET相比，双栅MOSFET由于沟道下方引入另一个栅电极使得栅对沟道电势控制更加完备，从而增加了器件的电流驱动能力；提高器件抑制短沟道效应的能力，并增加了器件的跨导，减小了DIBL效应和阈值电压随沟道长度的变化量等。双栅MOSFET具有良好的短沟道控制能力、较低的垂直电场，从而具有较好的载流子输运能力。但同时双栅MOSFET的制造工艺比较困难。FinFET器件FinFET为一种自对准的双栅MOSFET。这种具有垂直沟道的双栅器件结构能够很好地抑制短沟道效应。该器件具有（1）晶体管的沟道与薄硅表面垂直，且能够被薄硅两面的栅电极所控制；（2）两个栅能够互相自对准，并实现了与源漏区的自对准；（3）具有突起的源漏区；（4）准平面拓扑关系工艺上容易实现2。图2.2 FinFET结构图由于硅薄片两面具有自对准的双栅电极，使得栅对沟道电势控制更加完备，从而增加了电流驱动能力和器件抑制短沟道效应的能力，并增加了器件的跨导，减小了DIBL效应和阈值电压随沟道长度的变化量等。轻掺杂漏MOS结构（LDD）图2.3 LDD结构图LDD结构在电场最高的栅漏边界引入一个轻掺杂区，漏耗尽区不会向沟道区延伸，使得沟道中横向电场降低从而提高击穿电压，减小热载流子效应和速度饱和效应，防止热载流子注入效应使器件特性退化1。绝缘衬底上硅技术（SOI）器件特征尺寸缩小，器件内部PN结之间以及器件与器件之间通过衬底的相互作用越来越明显。绝缘衬底上硅技术（SOI）可以有效避免PN结之间的相互作用，有效克服了体硅材料的不足。图2.4 SOI结构图SOI结构如图所示，它具有速度高（寄生电容小）、功耗低（亚阈电流小）、集成度高等特点4。1987年J.P.Colinge提出把硅膜厚度减小到低于有效耗尽层宽度，使得SOI器件工作于全耗尽状态，仅产生一维电场线，以有效地降低短沟道效应，减小热载流子效应，改善亚阈特性1。这种结构称为全耗尽MOSFET，完全适合于深亚微米VLSI电路制造，称为近几年研究热点。SOI制备技术众多，以SIMOX和SDB两种为主要方法。其中SIMOX是利用大束流离子注入，在体硅中形成隐埋绝缘层。这种方法可通过控制离子注入能量的方式控制硅膜的厚度，SBD法则是利用范德瓦耳斯力在超净环境中约1000摄氏度下，键合两个抛光好的并且生长有高质量热氧化层的硅片，然后减薄。SDB工艺简单、成本低。后期研究重点：掌握Hspice的使用方法，找到一种对某一固定的CMOS纳米器件进行数学建模的方法，然后用Hpice仿真出来，并且对仿真结果进行分析，与传统CMOS器件进行比较。总结：随着半导体技术的不断发展，器件特征尺寸已经进入深亚微米乃至纳米量级，一些在微米和亚微米量级上不明显的问题逐渐突出起来，尤其是沟道长度减小后带来的短沟道效应。这些物理效应限制了半导体器件的性能，使传统的半导体器件材料、器件结构趋近于极限。这就要求人们去发现新的半导体器件材料，设计新的半导体器件结构来提高器件的性能。这既是艰难的挑战，也是巨大的机遇。在半导体器件结构上，各种双栅、多栅结构都是研究的重点，而SOI更是已经展现了其巨大的潜力，极有可能成为新的主流技术。由于器件尺寸的缩小，互连线的延迟在总电路延迟中的比例越来越大，传统的铝互连系统已经跟不上半导体技术的发展了，技术工作者们正在试图使用导电率更高的铜代替铝。当前铜在集成电路中使用仍然存在一些困难，但是随着研究的逐渐深入，这些问题逐渐解决，在不远的未来，铜将取代铝成为新的半导体集成电路互连材料。铜与二氧化硅之间存在扩散等影响，寻找新的高介电常数材料和低介电常数材料也是未来半导体器件研究的重点。参考文献：1 刘艳红，赵宇，王美田，等. 深亚微米MOS器件的物理、结构与工艺J. 半导体杂志. 2000(1): 35-39.2 黄如，田豫，周发龙，等. 适于纳米尺度集成电路技术的双栅/多栅MOS器件的研究J. 中国科学(E辑:信息科学). 2008(6): 959-967.3 栾苏珍. 纳米SOI MOSFET的结构设计和性能分析D. 西安电子科技大学, 2008.4 Y. Omura, S. Horiguchi, M. Tabe, and K. Kishi, “Quantummechanical effects on the thresh