本科论文--AD转换器的分类与应用

学士学位论文 I 摘 要 本 文对 目前 AD 转换器的研究与发展 状况 进行调研 与分析 ，讨论 了 AD 转换器的分类 与应用 。并 重点 设计了一个 10bit 循环式两步 AD 转换器， 采用 上华0.6umCMOS 标准工艺制造，精度为 10bit，工作目标频率为 48kHz 数据率，信号频带小于 20kHz。 整 体 电路采用全定制方法进行设计，对于电路模块按照模拟电路的设计方法进行设计仿真。 本文 给出了 10bit 循环式 AD 转换器的工作原理以及电路 的仿真结果，并进行了版图设计 且通过了版图 设计规则检查（ DRC）和版图与电路图对比验证（ LVS） ， 电路整体前仿真及 对版图进行参 数提取（ LPE） 后仿 真测试性能 良好 。后仿测试的 ADC 输出信号无杂散动态范围（ SFDR）达到了 60dB以上。 关键词 ： ADC； 循环式 ；版图设计；仿真 学士学位论文 II Abstract In this paper, the current AD converters research and development studies and analysis, the AD converters and application of the classification are discussed. And focus on the design of a 10-bit two-step cyclic AD converters, using CSMC 0.6 um CMOS Standard Process to manufacture, 10-bit precision, target frequency of 48 kHz data rate, signal bandwidth of less than 20 kHz. The whole circuits use full- customed methods for the design, in accordance with the circuit module using analog circuit design method for design simulation. This paper show the working principle and circuit simulation results of a 10-bit cyclic converter, and the desing of the circuits layout which passed design rule checking (DRC) and the layout versus schematic verification (LVS), and the overall circuit simulation right after the layout parameter extraction (LPE) testing good performance. The spurious free dynamic range (SFDR) of ADC output signal in the simulation testing achieves above 60 dB. KEY WORDS： ADC； cyclic； layout design； simulation 学士学位论文 III 目 录 1 绪论 . 1 1.1 课题来源及其研究意义 . 1 1.2 目前国内的研究情况 . 1 1.3 研究工作的主要内容 . 2 1.4 论文各部分的主要内容 . 3 2 AD 转换器概述 . 4 2.1 AD 转换器的分类和发展 . 4 2.1.1 AD 转换器的分类 . 4 2.1.2 AD 转换技术的发展历史 . 4 2.1.3 AD 转换器的发展趋势 . 6 2.2 几种类型 AD 工作原理 . 7 2.2.1 全并行 (Full-Flash) ADC . 7 2.2.2 两步结构 (Flash & Subrange)ADC . 8 2.2.3 Algorithmic(or Cyclic) ADC . 9 2.2.4 流水线 (Pipelined) ADC . 9 2.2.5 过采样 ADC . 10 3 循环式 AD 转换器各模块的原理和设计 . 11 3.1 循环式 AD 转换器的工作原理 . 11 3.1.1 A/D 转换的原理 . 11 3.1.2 循环式 A/D 转换 . 11 3.1.3 输入输出关系 . 12 3.1.4 对失调的解决方法 . 12 3.1.5 数字处理部分 . 13 3.1.6 整体结构框图 . 14 3.2 各模块的原理和设计 . 16 3.2.1 运算放大器 . 16 3.2.2 动态比较器 . 20 3.2.3 时钟产生电路 . 21 学士学位论文 IV 3.2.4 加法器 . 23 3.2.5 基 本电路单元 . 26 4 电路仿真结果 . 28 4.1 运算放大器 . 28 4.1.1 功能验证 （ TT， 25 ） . 28 4.1.2 工艺角分析与温度特性分析 . 33 4.1.3 仿真分析与总结 . 35 4.2 动态比较器 . 36 4.2.1 工作速度 . 36 4.2.2 功耗 . 37 4.2.3 回程干扰 . 38 4.2.4 失调 . 39 4.3 时钟产生电路 . 40 4.4 加法器 . 41 4.5 基本单元电路 . 42 4.5.1 D 触发器性能仿真 . 42 4.5.2 时钟馈通 . 42 4.6 整体电路前 仿 . 42 5 版图绘制及电路后仿真 . 45 5.1 版图总体设计及总体仿真结果 . 45 5.2 各部分电路版图及仿真结果 . 46 5.2.1 运算放大器 . 46 5.2.2 动态比较器 . 47 5.2.3 时钟产生电路 . 48 5.2.4 加法器 . 48 5.2.5 DFF 及移位寄存器 . 49 5.2.6 反相器 . 50 5.2.7 与非门 . 50 6 PCB 板制作及芯片测试 . 51 结 论 . 55 学士学位论文 V 致 谢 . 56 参考文献 . 57 附录 A 英文原文 . 58 附录 B 中文翻译 . 65 学士学位论文 1 1 绪论 1.1 课题来源及其研究意义 随着科技的日新月异，全球高新技术领域数字化进程的不断推进，对于高性能数据转换器（包括模数转换器 Analog to Digital Converter 简称 ADC，和数模转换器 Digital to Analog Converter 简称 DAC）的应用越来越广泛。同时，由于芯片设计与工艺水平的提高，出现了将整个系统集成在一个微电子芯片上的系统芯片（ System On A Chip，简称SOC）概念，将数据转换器与数字信号处理系统 整合以实现 SOC 已成为一种需要，因此对高速、高精度、基于标准 CMOS 工艺的可嵌入式数据转换器的需求日益迫切。 传统的高精度数据转换器通常是以器件的高精度和电路的复杂性为代价来实现的，其模拟器件通常采用双极工艺，因此很难与大规模数字系统进行单片集成。 在混合信号系统中， A/D 转换器是一个十分关键的部分。随着数字信号处理技术在高分辨率图像、视频处理及无线通讯等领域的广泛应用，对高速、高精度、基于标准CMOS 工艺的可嵌入式 ADC 的需求日益迫切。此外，对于正在兴起的基于 IP 设计和片上系统集成研究来说，更要求有基于低 功耗 、小面积、低电压以及可嵌入设计的 ADC核心模块。 CMOS ADC 的性能主要取决于所采用的电路结构，主要单元电路（运放和比较器）的性能 、合理版图设计以及工艺等因素。 循环式 结构（ Pipelined Architecture）是一种既能实现高速又能实现相当分辨率的结构 ；宽带高速运放和高速比较器将提升 ADC 的转换速率 ；而合理的自校准技术和混合信号电路版图 将有益于 ADC 的分辨率。 本文 介绍了 AD 转换的原理 分类 、目前主要的研究情况 和 循环式 AD 转换器的 设计过程 ，采用 上华 0.6umCMOS 标准工艺制造，精度为 10bit，工作目标频率为 48kHz 数据率，信号频带小于 20kHz， 后仿测试的 ADC 输出信号无杂散动态范围（ SFDR）达到了 60dB 以上。 1.2 目前国内的研究情况 随着数字 VLSI 技术的飞速发展，数字信号处理技术在高分辨率图象、视频处理及学士学位论文 2 无线通信等领域广泛应用，系统设计对 ADC 的速度和分辨率提出了更高的要求。 自 70 年代以来，在单片 ADC 的实现方面，相继提出了过采样 delta-sigma、全并行（ flash），子区式 (Subranging)、折叠 -插值 (Folding and Interpolating)、流水线 (Pipelined)和并行时间交织 (Parallel Time-Interleaved)等结构。其中，过采样 delta-sigma 结构通过过采样和噪声整形可以得到很高的分辨率，但是其转换速度一般在 MHz 以下；全并行结构由于其全并行信号处理的特点，在现有的结构中速度最高，输入到输出延迟最小，但是全并行处理也带来了功耗和面积随分辨率指数增长的缺点，不适合应用研究于高分辨率的 ADC；折叠插值结构应用折叠和插值技术纠正了全并行结构中电路规模指数增长的缺点，但是折叠处理限制了输入信号带宽，而且对晶体管 跨导和匹配的高要求使得它不利于 CMOS 实现；子区式结构通过将转换范围分区和信号分步转换来换取 电路规模和功耗的减少，但是其以多级串行转换来得到一次输出的工作方式大大降低了转换的速度；流水线结构在子区式结构的各级之间引入采样保持放大器（ SHA）电路，使得子区转换可以并行工作，大大提高了子区式结构的速度；并行时间交织结构将多路结构一致的 ADC 组合在一起，使得它们对同一个输入信号进行交织时间采样， 以此来实现单个ADC 所不能达到的速度，但是通道间失调节器和增益的不匹配、非均匀采样等问题使其难以达到较高的精度。 本次毕 业设计选取 循环式 ADC 作为研究对象，具有面积小、设计简单、工作效率高等特点。 1.3 研究工作的主要内容 1了解 Cyclic AD 转换器的基本工作原理和目前国际国内的研究状况； 2研究 Cyclic ADC 的几 个主要部分： Telescopic 运算放大 器， 动态比较 器， 时钟产生电路、 移位寄存器、加法器、 开关电容和基本单元电路 的工作原理与设计方法。 3通过 Cadence， Hspice， protel 等设计 工具 完成对 cyclic ADC 的设计与仿真 ， 及芯片测试的 PCB 板 的设计 。 4采用 上华 0.6um CMOS 工艺实现 ADC，对于整个电路采用模拟电路的设计方法设计仿真 ，包括电路的前仿真、版图设计、设计规则检查（ DRC）、版图与电路图对比检查（ LVS）及（版图参数提取） LPE 和提取后仿真 。 5对 集成 ADC 的 芯片进行整体调试和测试分析。 学士学位论文 3 1.4 论文各部分的主要内容 论文的第二章 介绍了 目前 AD 转换器的 分类和 发展情况 ，给出了现有的几种 AD 转换器的工作原理。 第三章阐述 了 循环式 AD 转换 器的 整体 和各模块的 原理 及 设计实现 。 第四章阐述 了循环式 AD 转换器 的仿真设计 结果及性能 。 第五章阐述 了 AD 转换器的版图设计布局及各模块的 版图 设计 。 第六章给出 AD 转换器的提取参数后仿真的 结果及分析。 第七章为全文结论，总结了研究成果，并对未来将继续进行的研究工作提出了建议。 学士学位论文 4 2 AD 转换器概述 2.1 AD 转换器的分类和发展 2.1.1 AD 转换器的分类 AD 转换器有多种分类方法 ，按采样频率划分为 Nyquist 采样 A/D 和过采样 A/D，按性能划分为高速 A/D 和高精度 A/D，按结构划分为串行 A/D、并行 A/D 和串并行 A/D。 目前的 A/D 种类繁多，在频率范围内还可以按电路结构细化为更多种类。中 低速A/D 可分为积分型 A/D、过采样 sigma-delta 型 A/D、逐次逼近（ Successive Approximation）型 A/D、 Algorithmic A/D；高速 A/D 可以分为全并行（ flash） A/D、两步（ Two-step Flash）型 A/D，流水线（ Pipeline） A/D，内插（ Interpolating）型 A/D、折叠（ Folding）型 A/D和时间交织型（ Time-Interleaved） A/D。各类 ADC 的应用领域如图 2.1 所示。 图 2.1(a) AD 转换器的应用领域 (from ADI) 2.1.2 AD 转换技术的发展历史 最早的 ADC 是电荷再分布型 ADC，用电阻或电容阵列实现。由于早期工艺水平有限，很难在单片集成 IC 上做高精度电阻和电容。自 70 年代起，单片 ADC 开始得以实现。 1974 年 Richardo E.Suarez 用 mos 工艺实现了一个电荷再分布型 ADC 3。他将数字技术引入 ADC，用数字电路进行时序的控制和数据存储，同时用运放和两个片 学士学位论文 5 图 2.1(b) AD 转换器的应用领域 (from Infion) 上电容代替了原来的电容阵列，实现了片上设计。 由于硅片上器件尺寸存在失配， ADC 的精度限制在 8-10bit，早期采用激光修正的办法减小失配来提高精度。 1984 年， Hae Seung.Lee 将数字校准技术引入 ADC 中，设计了一个自校准 12Bit 12s CMOS AD 转换器，可以在 ADC 空闲期间记录各种误差并存储在存贮器中，最后用数字校准技术消除误差，从而使 ADC 的精度突破 8-10bit 的限制。 随着对高精度 ADC 的需求越来越高，人们不断寻找更多方法。 1985 年，Delta-Sigma 技术引入 ADC 中， Max W.Hauser 设 计出一个 15Bit 精度 8KHz 信号带宽的 Delta Sigma ADC 5，将 ADC 的量化噪声搬到高频，最后用低通数字滤波器滤掉高频噪声。该结构不需要特殊的电阻或电容结构，片上集成一个简单的数字滤波器代替结构复杂的模拟滤波器。 在追求高精度 ADC 的同时也在追求高速 ADC，最早的高速 ADC 主要是 flash 结构 。 后来又发明了 two step flash 结构，但是单步 flash 结构的 ADC 很难达到 8bit 以上精度。 1987 年， Stephen H.Lewis 设计出第一个 9Bit 5MHz 采样率的流水线 AD 转换器。流水线 ADC 是高精度高速 ADC 的一个良好结合，而且还具有相当小的功耗和面积。 1990 年，高精度 ADC 又迎来一个里程碑， B.Delsignore 等人设计出第一个 20bit 的 sigma delta AD 转换器，达到了 20bit 的精度和 500hz 的带宽。 90 年代以后随着工艺水平的提高和数字信号处理技术的广泛应用， AD 转换器发展的更迅猛，速度和精度不断提高，种类也不断繁多。 Flash、 SAR、 Pipeline、过采样 -、学士学位论文 6 Interpolating、 Folding、 Time-Interleaved 等各种结构彼此互相取长补短，衍生出众多的ADC，满足从中低频到高频各个领域的需求。 2.1.3 AD 转换器的发展趋势 AD 转换器制造技术发展十分迅速，竞争十分激烈，制造商们不断推出低成本、高性能的 ADC 新产品。总的发展趋势可归为以下几方面： （ 1）新结构，新技术 新结构 (Flash 型、 -型、流水线型、插值型、折叠型、时间交织型、逐次逼近型 ) 层出不穷。 - 型和流水线型已分别成为高分辨率 ADC 和高速 ADC 的主流结构。新技术不断应用到各类 ADC 中，传统的逐次逼 近型 ADC 采用电荷再分布技术，使逐次逼近型 ADC 的速度和分辨率都有了明显提高，流水线 ADC 采用数字校准或电容平均技术提高精度。 （ 2）高分辨率和高精度 需要数字化的信源的动态范围越来越大，要求数据转换器的精度越来越高。高分辨率的 -型 ADC 已被用于数字音频系统，使音频信号的动态范围和信噪比大大提高；高分辨率又高精度的 -型 ADC 被用于仪表测量系统。 （ 3）高速度 由于需要数字化的信源带宽越来越宽，要求数据转换器的工作速度越来越高，流水线结构圆满的解决了速度和分辨率之间的矛盾，为数字视频和数字通信 领域提供了高速、高分辨率的 ADC。流水线 ADC 速度已突破 200MS/s， Flash ADC 速度突破 1GS/s，时间交织 ADC 速度达到 40GS/s。本来属于中、低速的逐次逼近型、 -型 ADC 的转换速度也在不断提高 , -型 ADC 采样速度已达到 25MS/s。 （ 4）低电压和低功耗 便携式消费电子产品需要数据转换器的功耗越来越小。使用 1.8 5V 单电源的ADC 已十分流行，低功耗 ADC 的功率已降到几十毫瓦。这种发展趋势体现了 “1V 电子学 ”的新概念。 （ 5）小型化 小型表面贴装芯片越来越流行，满 足了系统的小型化要求和自动贴装生产线的需要。 学士学位论文 7 （ 6）单片系统 易于集成化实现，特别是能与数字电路 (DSP、 CPU)集成在同一芯片上，构成 AD转换子系统，大大简化了系统结构和提高了系统可靠性。 （ 7）极限工艺、多样工艺 由于数字电路多采用最先进的工艺 (0.18m、 0.13m)来达到 2GHz 以上的工作速度，为了能与数字电路的集成在同一芯片，要求数据转换器采用极限工艺，另一方面采用极限工艺实现极限指标。采用 0.18m、 0.13m 工艺的 ADC 已比较完善和成熟，基于 90nm 工艺的 ADC 正处于研究起步 阶段， ISSCC2004 上已有两个采用 90nm CMOS 工艺的 ADC。采用多种工艺 (CMOS、 BICMOS、 SI、 SiGe)，利用各种工艺的优点设计高性能的 ADC， 采用 0.12m SiGe 工艺实现了目前世界最快的 40GS/s 的 AD转换速度。 （ 8）模拟数字化 数字技术的发展使得越来越多的模拟功能由数 字部分完成。模拟电路的各种噪声误差通过数字技术纠正和减小。如 模拟部分采用线性度很差的电阻负载运放，但是通过强大的数字校准，实现了 12bit 的精度和 75MHz 的采样频率。 2.2 几种类型 AD 工作 原理 2.2.1 全并行 (Full-Flash) ADC 图 2.2 Flash ADC 全并行 Flash ADC 是速度最快结构最简单的 ADC，典型结构如图 2.2 所示，采用学士学位论文 8 1-N2 个比较器实现 N 位精度。参考电压通过 2N+1 个串联电阻分压，分别作为每个比较器的阈值电压，比较器的输出为温度计码，通过译码电路转换为二进制码，最后通过输出级输出。 Flash ADC 具有以下特点：速度快。由于模数转换只需通过一次比较就能完成，因此 Flash ADC 是所有 ADC 中工作速度最快的，它的速度仅仅由比较器限制。目前 Flash AD 的转换速度最高达到 1.6GHz；面积大，功耗大。由于比较器的数目和电阻的数目 与 ADC 精度成 2 的幂指数关系，因此 Flash ADC 的硬件消耗非常大，由此带来面积大、成本高、和功耗大的一些不足 ； 精度有限。 Flash ADC 中，参考电压受电阻匹配特性限制，非线性输入电容随比较器数目增多而增大，比较器的失调， ADC 的精度限制在 8bit 以下； 电路结构简单，无需采样保持电路。 为了减小 Flash ADC 的不足，实际设计常采用如下技术，为了 减小比较器失调的影响，通常采用前置运放 (preamplifier)自动调零 (auto-zeroing)比较器，采用平均 (average)技术和插值 (interpolation)技术减小非线性输入电容和参考电压误差。 Flash ADC 主要应用于高速存储器、高速仪器仪表、接口电路中。工艺以双极型为主，双极型晶体管的高速度和高匹配度使得双极工艺在 flash ADC 中占主导地位。高速CMOS ADC 仍然是很需要，虽然 CMOS 器件跨导低，失配大，但是易与 CMOS 信号处理环境集成。 2.2.2 两步结构 (Flash & Subrange)ADC 两步结构 ADC 分两步进行模数转换，如图 2.3 所示，先用一个粗分 FlashADC 得到高 N1 Bit，然后将 N1 Bit 作数模变换，得到的模拟值与原信号相减，所得余量放大 2N1倍，最后用一细分 Flash ADC 将放大后的余量作模数变换得到低 N2 Bit。 图 2.3 两步结构 ADC 与 Full-Flash ADC 相比，两步结构 ADC 大大减小了比较器的数目，需要 2N/22 个学士学位论文 9 比较器，具有功耗低，芯片面积小，电容负载小，对比较器失调的敏感度小的特点。而且两步结构还能提高 ADC 的精度，达到 10bit 以上。但是电路中存在采样保持电路，限制了 ADC 的最高转换速度。 两步结构 ADC 是常用的高速中等精度 ADC，典型指标为 10Bit 以上，几十几百 MS/s，常用在视频信号采集等领域。 2.2.3 Algorithmic(or Cyclic) ADC 图 2.4 Algorithmic(or Cyclic) ADC 图 2.4 为结构原理图。 Algorithmic ADC ，即循 环式 ADC 的工作原理与流水线 ADC 类似，不同的是它只用一个子 ADC 完成所有转换，这样就需要 m个周期才能完成转换，速度比较慢，但是面积和功耗比流水线 ADC 大大减小。 与流水线 ADC 一样， Algorithmic AD 对电路的失配、运放增益误差、比较器失调比较敏感。精度受到一定程度限制，一般在 10bit 以内。 2.2.4 流水线 (Pipelined) ADC 流水线结构由两步结构演化而来，由 m 级 flash ADC 构成，每级包含采样保持、子 ADC、子 DAC、减法器、余量放大器等，从高位到低位依次算 出数字转换码。 由于每级都有采样保持电路，各级可以同时工作，大大提高了转换速度。采用RSD(Redundant Signed Digit)、平均技术、校准技术等可以获得较高的精度，目前流水线ADC 速度最快达 200MS/s 以上，精度最高达 15bit。此外，流水线结构 ADC 面积小，比较器数目为 m(2N/m)量级，以一个 9 级每级 1.5bit 的 10bit ADC 为例，仅需要 19 个比较器。流水线结构还具有较小的功耗，由于噪声逐级衰减，所以各级流水线的功耗可以逐级减小，低功耗流水线 ADC 的功耗已达到 20mw 以下。 自 1987 年第一个 9bit 5MS/s 流水线 ADC 诞生以来，目前流水线 ADC 已发展到学士学位论文 10 220MS/s 10bit， 20MS/s 15bit 水平。 图 2.5 流水线 ADC 2.2.5 过采样 ADC 图 2.6 过采样 ADC 图 2.6 为过采样 ADC 的结构原理图，普通 ADC 的量化噪声是白噪声，噪声功率在频域上平均分布，且总量一定，采用过采样技术将噪声的功率密度减小，采用sigma-delta 技术对噪声整形，将噪声搬到高频，用数字滤波器滤掉高频噪声，获得很小的量化噪 声，从而提高精度。 ADC 的特点是精度高，最高已达到 24bit，模拟电路的比例小，对模拟电路的要求降低，对电容等匹配误差敏感度减小。此外，它的结构简单，采用简单的 1bit DAC 可以避免多 bit DAC 的非线性。过采样 ADC 应用在音频、图像处理、 ADSL 通讯等领域。 学士学位论文 11 3 循环式 AD 转换器 各模块 的原理和设计 3.1 循环式 AD 转换器的工作原理 3.1.1 A/D 转换的原理 A/D 转换的原理框图如图 3.1： 图 3.1 A/D 转换的原理框图 抗混迭滤波器将输入信号频带以外的 信号滤除，抽样电路在抽样时钟控制下对输入信号抽样成为时间离散信号，保持电路在变换过程中保持抽样值不变，量化电路将抽样值变换为最接近的由二进制数字表示的值，编码电路将二进制数字值变换为包括符号位的码字，时钟与控制电路提供变换器所需时钟信号并按变换过程控制各部分电路的动作。 3.1.2 循环 式 A/D 转换 循环 A/D 转换的原理框图如 图 3.2 所示 ： 图 3.2 循环式 A/D 转换的原理框图 通过采样开关的选择性闭合， 第一级在转换周期开始时对 Vin 采样，随后对第二级输出采样，构成循环转换 ，每个时钟周期转换一级，精 度增加 1bit。 经过 若干 个时钟周期输出 本次转换结果，继续下一次数据转换，采样开关重新对 Vin 采样。 具体结构如图3.3，每一个采样 /放大模块称为 MDAC（ multiply digital-analog converter） ， 完成 AD 转换中的采样、放大、 D/A、模拟减法功能 ，在图 3.3 中用虚线框表示。 A/D 功能由图中学士学位论文 12 的动态比较器来完成。 图 3.3 循环式 A/D 转换的细化框图 3.1.3 输入输出关系 循环式转换因其结构特点，参考电压值固定。 每步转换因精度增加 1bit，电压范围是转换前的 1/2，因 此需要放大 2 倍，并根据转换的结果决定加上或减去 Vr，以保证输出与输入在放大 2 倍情况下的线性对应关系。 对于 1bit MDAC，输出（即下一级的输入）与本级输入的关系如 图 3.4。 图 3.4 1bit 电路输入输出关系图 当 A/D 转换结果为 0 时， Vo=2Vi+Vr；当 A/D 转换结果为 1 时， Vo=2Vi-Vr。 上述是理想情况下的结果， 但 当比较器有失调时，输出的阶跃位置将不在 Vi=0 处，此时输出将超出 (-Vr,Vr)的范围，将导致后面各级转换出错！ 3.1.4 对失调的解决方法 学士学位论文 13 解决失调的办法是 采用 1.5-bit 级比较器， 采用冗余信 息来使转换结果落在允许范围内。 只要比较器失调 VDS1 (3.1) 学士学位论文 19 其中 VGS1 为 MM1 管的栅源电压， Vth 为 MOS 管的阈值电压， VDS1 为 MM1 管的源漏极电压， 工作在线性区。由两管漏源电流相等，可以列写电流方程 1： 1220 0 1 1 111( ) ( ) ( ) ( ) 22DSn G S T H n G S T H D SWWk V V k V V V VLL (3.2) 其中 kn 为 MOS 管的 本征跨导参数， W/L 为 MOS 管的宽长比。 这里忽略了二阶效应。设计的目标是使得 VGS0 VTH+Vov， VDS1 Vov，代入上式解得约束条 件为 01( ) 3( )WWLL (3.3) 考虑到二阶效应的影响， MM0 与 MM1 的尺寸比例常取大于 3 的值。为了获得 2倍过驱电压，可以使用图（ b）的结构，为了使 MM3 和 MM4 的漏源电压分别等于过驱电压 Vov， MM2、 MM3、 MM4 的尺寸比例为 5:3:1。完整的偏置电路 如 图 3.12 所示。 以下对该运算放大器的性能指标进行手工估计，列写出决定电气性能的公式，以便于在仿真中进行调试改进。 1、 差模增益 2 7 4 3 4 3 2 7 3 8 3 8 3 2( | | )v m m o o m o oA g g r r g r r (3.4) 2、 共模增益 2 7 3 8 3 8 3 22 7 6 512m m o oCMmog g r rA gr (3.5) 3、 电压输出摆幅 , m i n 6 5 2 3 1 8 3 1 8m a x ( , )o p o v o v o v b t hV V V V V V , m a x 3 3 3 1 2 3 1m i n ( | | | | , | | )o p d d o v o v b t hV V V V V V (3.6) 4、 频率特性 输出节点具有大的输出电阻和对地电容，成为主极点。这种运算放大器的第一非主极点频率很高，因此可以将这个放大器看作单极点系统。单极点系统在反馈运用时是稳定的无需补偿。 其主极点满足 公式 3.7： 4 3 4 3 2 7 3 8 3 8 3 211 ( | | )o u t L m o o m o o LR C g r r g r r Cp (3.7) 运算放大器在设计中的宏模型符号如 图 3.14 所示。 学士学位论文 20 图 3.14 运算放大器的宏模型 3.2.2 动态比较器 由 动态比较器组成的开关信号产生电路在本设计中被认为是模拟电路，它和运算放大器、开关电容阵列一起构成循环式 ADC 信号转换的核心部分。其 电路原理 如 图 3.15： 其工作原理如下：当 S 为 0V 时， 3,0 MM 导通， 7,5 MM 截止； 3,0 MM 将 2,1MM 、6,4 MM 的栅极充电至高电平，由于 7,5 MM 的隔离作用， 118 MM 工作在深线性区，这几个 MOS 管可等效为压控电阻。 M8,M9 的等效电阻为 1： )2()(1 9,81 TnVV rnV ipLWkR (3.8) 11,10 MM 的等效电阻为： 学士学位论文 21 图 3.15 动态比较器原理图 )2()(1 11,102 TnVV rpV inLWkR (3.9) 其中 Vip,Vin 和 Vrp,Vrn 为两 输入比较电压。 如果 V rpV inV rnV ipRR ,21 ， 则当 S 向高电平转变时，电路左支路的下拉能力更强，使得 4M 的漏极电压低于 6M 的漏极电压，由于电路具有正反馈的配置，正反馈使得 4M 的漏极电压趋于 0V ， 6M 的漏极点压趋于 V5 ，经反相器后输出 0,5 QnVQp ；当 21 RR 时，分析方法相同。比较器要正常工作应使得 118 MM 的栅源电压大于阈值电压（约 0.8V）。 3.2.3 时钟产生电路 电路 工作 原理 如图 3.16。对于 最上面的 D 触发器，有 nnnn QQQQQQQQD 122112212 )()( (3.10) 各周期内 D 触发器的具体值如表 3.1。 对于双相不交叠时钟产生电路部分， f1、 f2 分别是 k1、 k2 经过 4 个反相器延时之后的信号。从表 4.2 中可以看到，双相不交叠时钟信号的产生过程。其中，第 3、 7 列分别是 k1(k2)、 f1(f2)经过 2 个反相器延时之前的信号，它们之间是不交叠的。 学士学位论文 22 表 3.1 不同周期内 D 触发器各节点值列表 周期 #节点 Q1 Q1n Q2 Q2n st1(半个周期之后 ) 0 0 1 0 1 1 1 1 0 0 1 0 2 0 1 1 0 0 3 1 0 1 0 0 表 3.2 双相不交叠时钟产生过程中各节点值列表 上面一行各个节点 下面一行各个节点 clk 0 1 2 3 4 5 6 7 8 0 1 2 3 4 5 6 7 8 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 一个完整周期 1 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1