串行扫描显示电路设计.doc

串行扫描显示电路设计一 实验目的1通过用VHDL语言设计串形扫描显示电路进一步掌握使用VHDL方法。 2熟悉使用CPLD/FPGA实验箱的数码管进行显示。二 实验仪器 1PC机一台 2 KHF-1/KHF-2/KHF-3/KHF-4/KHF-5 CPLD/FPGA实验开发系统一套。三、实验要求1 预习串行扫描显示的原理2 复习教材相关内容。3 用硬件描述语言进行电路设计。四、实验内容及实验步骤1串形扫描显示电路设计原理 输入时钟inlck为50Mhz，经分频为1hz，再进行0F范围计数，计数的结果分别在seg3seg10这8个串行数码管显示；8个数码管受74138译码器的控制；74138 Fpga模块 InclkPin183 Ap180 B186 C187 A b c d e f ga,b,c,d,e,f,g，p段 -189,190,191,192,193,195,196，1972.编译。3.分配管脚。4.编译。5.启动下载软件进行下载。:五实验代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tcx is port(inclk:in std_logic; outb:out std_logic_vector(7 downto 0); outa:out std_logic_vector(2 downto 0);end tcx;architecture arch_tcx of tcx is signal ma:std_logic_vector(2 downto 0); signal mb:std_logic_vector(3 downto 0); signal fp:std_logic_vector(24 downto 0); signal f:std_logic;begin process(inclk) begin if(inclkevent and inclk=1)then if fp=24999999 then fp=0000000000000000000000000; f=not f; else fp=fp+1; end if; end if;end process;process(f)begin if(fevent and f=1)then ma=ma+1; mb=mb+1; end if;end process; outa=ma;with mb selectoutb= 10110000when0001, -1 11101101when0010, -2 11111001when0011, -3 10110011when0100, -4 11011011when0101, -5 11011111when0110, -6 11110000when0111, -7 11111111when1000, -8 11111011when1001, -9 11110111when1010, -A 10011111when1011, -B 11001110when1100, -C 10111101when1101, -D 11001111when1110, -E 11000111when1111, -F 11111110when others; -0end ar