序列信号发生器与检测器设计.doc

实验三 序列信号发生器与检测器设计一、 实验目的 (1) 掌握关于串行序列的设计。 （2）掌握顶层与底层模块的设计。 （3）掌握状态机的设计。二、 实验内容与要求（1） 设计序列发生器，产生序列：0111010011011010。（2） 设计检测器，若检测到串行序列11010，则输出为1，否则输出为0，并对其进行仿真和硬件测试。三、 设计原理（1） 序列发生器rrrcout00000000110010100111010000101101100011101000110011101001011111001110101110111110每来一个脉冲，rrr加一，四位二进制，这样就可以顺序产生16个所需的zout组成的序列；每16个脉冲循环产生一次；cle为复位信号，当它为0时，复位，否则的话，不影响序列的顺序产生输出。设计上就可用case语句实现。（2） 序列信号检测器每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为5位，需要5个状态；另外，还需要增加一个“未收到一个有效位”状态，共6个状态；画出状态转换图，如图所示，这是一个莫尔状态机。6个状态机根据编码原则可以用3位二进制数来表示。011011100ABCDFE当到达F状态时，zout输出为1，否则为0。（3）计数器可利用上个实验的计数器，将其改为模999的就可以；因为这是关于测zout的数量的，因此必须用zout作为计数器的时钟输入端。（4）顶层的设计顶层可用原理图的方法设计，这连接方便，清晰，不容易出错。将序列发生器的输出端接到序列检测器的输入端，实现检测；序列检测器的输出端连接计数器实现计数功能。四、 实验仪器 PC机，试验箱，quartus软件五、 实验程序(1)序列发生器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; -IEEE库使用说明ENTITY xulie IS PORT( CLK,cle:IN STD_LOGIC; -CLK为时钟信号 cout:OUT STD_LOGIC); -cle为复位信号END xulie;ARCHITECTURE one OF xulie IS SIGNAL rrr:STD_LOGIC_VECTOR(3 DOWNTO 0); -rrr为1个四位矢量信号 SIGNAL c:STD_LOGIC:=0; -c为一个给输出端口赋值的信号BEGIN PROCESS(CLK,cle) BEGIN IF(cle=0)THEN rrr=0000;ELSE -复位 IF(CLKEVENT AND CLK=1)THEN rrrccccccccccccccccc=0; END CASE; END PROCESS; cout=transport c after 30 ns; -将c的值赋给coutEND one;将其封装成可调用的元件为(2) 序列检测器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ce ISPORT(DIN,CLK,CLR : IN STD_LOGIC; -串行输入数据位/工作时钟/清零信号 zout: OUT STD_LOGIC); -检测结果输出end ce;ARCHITECTURE behav OF ce IS TYPE STATE_TYPE IS -将状态符号化，共有六个状态 (A,B,C,D,E,F); SIGNAL STATE: STATE_TYPE; -状态变量是STATE，类型为STATE_TYPE SIGNAL S : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN S =11010; -用于作为比较的正确序列 PROCESS(CLK,CLR)BEGINIF CLR = 1 THEN STATE IF DIN = S(4) THEN STATE = B ; ELSE STATE IF DIN = S(3) THEN STATE = C ; ELSE STATE IF DIN = S(2) THEN STATE = D ; ELSE STATE IF DIN = S(1) THEN STATE = E ; ELSE STATE IF DIN = S(0) THEN STATE = F ; ELSE STATE STATE=A;END CASE ;END IF ;END PROCESS ; zout0); -异步清零 elsif falling_edge(CLK) then -判端时钟下降沿到来 if en=1 then -判断使能端是否有效 if mmm0); end if; end if; end if; m1(3 downto 0)=mmm(3 downto 0); m2(3 downto 0)=mmm(7 downto 4); m3(3 downto 0)=mmm(11 downto 8); -数码管输出显示 end process; end;封装成的元件为（4） 顶层原理图六、 实验步骤(1)建立工作库文件夹，输入设计项目原理图或VHDL代码并存盘。（2）将设计项目设置成Project，选目标器件并编译。（3）建立仿真波形文件，进行波形仿真。 (4)引脚锁定，包装元件。（5） 分配管脚后在进行编译一次。(6) 配制文件下载：选择ToolProgrammer，在Mode栏选择JTAG，选中打勾下载文件右侧第一个小框。单击Hardware Setup，双击ByteBlasterMVclose。（7） 单击Start，当Progress显示100%以及在底部显示“Configuration Succeeded”时，即可以在试验箱上进行操作了。七、硬件测试 下载到EDA实验箱上测试，按下相应的按键。当选则按下53键即cle置1，按下55键即en置1，不按56键和54键两个清零键时，可通过LED灯的亮暗观察到序列发生器产生“011101001101010”，且计数器在序列为“11010”时计数加一，计数正确。当不按下53复位键时（即为0），cout即LED灯1一直不亮，说明被复位，为0；当再次按下时，LED灯才会出现亮的情况，且产生序列的序列从新产生为“011101001101010”，说明当cle为1时，序列发生器产生序列。当不按下55键时，计数器记录的数不变化，说明不能正常计数，计数停止了。当将54键按下