基于FPGA的信号发生器的设计.doc

前言前 言信号发生器是实验室的常用仪器之一，设计信号发生器具有实际应用的意义。而采用FPGA的方法设计信号发生器可以产生频率比较高的信号，例如频率为几M的正弦波。通常正弦波产生的方法是采用MCU+DDS的方法，但是由于DDS的造价比较高，所以在指标要求不高的情况下，可以使用FPGA来实现DDS频率合成的原理来产生较高频率的正弦波，任意波形的信号也是如此。课题基于FPGA的信号发生器的设计主要研究内容为DDS基数及其FPGA的实现。其目的在于让设计者能掌握DDS的原理及其设计思路，具体的了解EDA技术流程，熟悉硬件描述语言设计功能电路，并最终检验设计的设计能力。随着我国的经济日益增长，社会对电子产品的需求量也就越来越大，目前，我国的电子产品市场正在迅速的壮大，市场前景广阔。FPGA(Field Programmable Gate Array,现场可编程门阵列)在现代数字电路设计中发挥着越来越重要的作用。FPGA/CPLD(Complex Programmable Logic Device)所具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，这样就极大地提高了电子系统设计的灵活性和通用性，缩短了产品的上市时间并降低可电子系统的开发成本，且可以毫不夸张地讲，FPGA/CPLD能完成任何数字器件的功能，从简单的74电路到高性能的CPU。它的影响毫不亚于20世纪70年代单片机的发明和使用。现在随着电子技术的发展，产品的技术含量越来越高，使得芯片的复杂程度越来越高，人们对数万门乃至数百万门设计的需求也越来越多，特别是专用集成电路（ASIC）设计技术的日趋进步和完善，推动了数字系统设计的迅速发展。仅靠原理图输入方式已不能满足要求，采用硬件描述语言VHDL的设计方式应运而生，解决了传统用电路原理图设计大系统工程时的诸多不便，成为电子电路设计人员的最得力助手。设计工作从行为、功能级开始，并向着设计的高层次发展。这样就出现了第三代EDA系统，其特点是高层次设计的自动化。 第三代EDA系统中除了引入硬件描述语言，还引入了行为综合工具和逻辑综合工具，采用较高的抽象层次进行设计，并按层次式方法进行管理，可大大提高处理复杂设计的能力，缩短设计周期，综合优化工具的采用使芯片的品质如面积、速度和功耗等获得了优化，因而第三代EDA系统迅速得到了推广应用。目前，最通用的硬件描述语言有VHDL和VerilogHDL两种，现在大多设计者都使用93年版标准的VHDL，并且通过了IEEE认定，成为世界范围内通用的数字系统设计标准。VHDL是一种新兴的程序设计语言，使用VHDL进行设计其性能总是比常规使用CPU或者MCU的程序设计语言在性能上要高好几个数量级。这就是说，在传统上使用软件语言的地方，VHDL语言作为一种新的实现方式会应用得越来越广泛。本课题设计是采用美国Altera公司的FLEX10K10器件，使用的是Altera公司的EDA软件平台QuartusII可编程逻辑器件开发软件。基于EDA工具的FPGA/CPLD的开发流程CPLD/FPGA器件的设计一般可分为设计输入。设计实现和编程三个设计步骤：1.设计输入方式主要由文本输入和图形输入两种，可根据需要选择，也可混合输入。EDA工具会自动检查语法；2.设计实现阶段EDA工具对设计文件进行编译，进行逻辑综合、优化，并针对器件进行映射、布局、布线，产生相应的适配文件；3.编程阶段EDA软件将适配文件配置到相应的CPLDFPGA器件中，使其能够实现预期的功能。信号发生器是数字设备运行工作中必不可少的一部分，没有良好的脉冲信号源，最终就会导致系统不能够正常工作，更不必谈什么实现其它功能了。不论是处于开发还是故障检修阶段，输出标准且性能优秀的信号发生器总是能够带来工作效率的大幅提升，使新产品有一个标准的信号源、损坏的系统得到正确校验，不会被一些故障所蒙蔽。在传统的信号发生器中，大都使用分立元件，而且体积庞大携带不便，且大部分只能输出一种脉冲信号波形。在设计领域，不管采用什么技术生产，生产的产品用在哪里，其产品设计的宗旨都是离不开以下几点：实用性高、成本低、可升级、功能完善可扩展等！使用专用的数字电路设计的信号发生器，设备成本高、使用复杂。基于以上考虑，在中小型数字电路的设计和测试中，迫切需要设计一种小型易用成本低廉的信号发生器。此课题的设计以小型经济，集成度高，性能稳定，使用方便为指导，在功能上力求完善实用，同时兼顾商业价值与应用价值的体现第 1 页 共 41 页1.引言1.1 课题来源湖北省电子设计竞赛题目1.2课题研究的研究背景 DDS技术具有频率切换时间短，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别与其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。EDA技术依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、简化、分割、综合、优化和仿镇，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现即定的电子电路设计功能。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。由此可知，对课题的深入研究设计，对于电子信息专业的毕业生有相当重要的意义。1.3国内外的发展现状、发展趋势及存在的主要问题 直接数字频率合成技术（DDS）的理论早在20世纪70年代就被提出，它的基本原理就是利用采样定理，通过查表发产生波形。由于硬件技术的限制，DDS技术当时没能得到广泛应用。但是随着大规模集成电路的飞速发展，DDS技术的优越性已逐步显现出来。今天DDS技术凭借其优越的性能已成为现代频率合成技术中的佼佼者，广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。不少学者认为，DDS是产生信号和频率的一种理想方法，发展前景十分广阔。 而EDA技术更是现代电子设计技术的核心。20世纪90年代以来，微电子工第3页 共 37页艺有了惊人的发展。为了满足千差万别的系统用户提出的设计要求，最好的办法是由用户自己设计芯片。这个阶段发展起来的EDA工具，目的是在设计前期将原来设计师从事的许多高层次设计工作改由工具来完成。设计师通过一些简单标准化的设计过程，利用微电子厂家提供的设计库来完成数万门ASIC和集成系统的设计与验证。这样就对电子技术的工具提出了更高的要求，提供了广阔的发展空间，促进了EDA技术的形成。今天，EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持，都将是难以完成的。EDA工具已经成为现代电路设计工程师的重要工具，正在发挥越来越重要的作用 近几年，随着需求量的不断增加，FPGA的技术得到了迅速发展。从器件的速度来看，已制成了80MHz时钟频率的高速器件，FPGA的速度已不再成为器件选择的障碍。从集成度来 看，实际使用器件已达13000门，可满足ASIC设计需求的75 。美国ATT在 1994年第 1 季度，推出了门数高达 1200022000的FPGA器件(产品)。从工艺上来看，目前正处于从08 Lm向07m过渡时期，最近已制成了06btm的器件。从总的来看，现在的FPGA的性能相当 于25Lm时代的门阵列(1985年的水平)，还没有达到固定标准结构程序阶段。也 可以说正处于从单一型供货向多种供货的转折期。今后根据用户的需要将不断开发出速度更 高，能满足用户价格条件及能成倍增加IO引脚数的新型器件，以扩大用户的选择范围。 随着通信设备的迅速更新换代并不断向智能化、多功能化发展，新的厂商不断出现，为保 持竞争实力，必须采用FPGA设计的ASIC电路。现在FPGA在通信中的应用越来越多，例如 专用自动小交换机、多功能电话机、数字终端设备、区域网汇接站、数字信号处理、通信工具及 自动化测试等，均广泛采用了FPGA及用?PGA开发的ASIC电路。我国近几年迅速发展起 来的光通信系统中也较多地采用了FPGA器件。倒如邮电部激光研究所开发的140Mbs光 缆通信系统中，光电端机设备采用了FPGA器件，设备已被用于京一汉一广(全长3074km)光缆工程中。该所制作的565Mbs光端机、 光中继机也都采用 了FPGA器件，已被 用于上海一南京 (全 长383km)韵五次群光缆工程。 虽然FPGA有很多优点和广阔的发展空间，但是它也存在一些问题，例如FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。1.4 课题研究的指导思想与技术路线初定步骤为以下几点：1、掌握总体设计原理，画出其电路方框图。2、根据设计要求设计单元电路功能模块。3、对各单元功能模块进行设计校验（包括功能仿真和时序仿真）。4、连接单元块组成总电路并进行校验。5、将设计数据下载到器件并进行器件测试和验证，最终完成设计。1.5 课题研究的技术要求 （1）利用EDA技术，建立信号DDS产生模型，编写源程序，达到频率输出范围1KHz-10MHz、频率步进100Hz、频率稳定度优于10-4、带50负载输出电压峰峰值大于1V等要求，完成硬件实现与测试。 重点研究内容：DDS原理与信号发生器模型；FPGA实现方法。 （2）要求达到： 1、软件仿真并硬件实现，可以演示； 2、查阅DDS、EDA、FPGA等相关科技文献；要求查阅近3年的科技文献为主，累计10篇以上（其中至少1篇外文文献）（3）研究方法、步骤和措施熟悉EDA技术是基础。要做好EDA设计首先要了解EDA的设计流程，包括：设计准备、设计输入、设计处理、设计校验、器件编程以及器件的测试和设计验证。掌握好硬件描述是至关重要的。理解DDS原理是关键。只有在理解了DDS的基本原理后，才能构建好设计思路，直至最终完成。第4页 共 37页2方案选择2.1 DDS设计方案和振荡器频率合成方案 方案1采用DDS（直接数字频率合成器）来设计，设计总体框图如图（2）所示。在设计界里众所周知，DDS器件采用高速数字电路和高速D/A转换技术，具有频率转换时间短、频率分辨率高、频率稳定度高、输出信号频率和相位可快速程控切换等优点，所以，我们可以利用DDS具有很好的相位控制和幅度控制功能，另外其数据采样功能也是极具精确和完善的，它可以产生较为精确的任何有规则波形信号，可以实现对信号进行全数字式调制。相位累加器ROMD/A转换低通滤波频率控制字信号输出时钟图（2） DDS与FPGA总体设计图 方案2 采用震荡器频率合成方案。具体方案如下：首先通过频率合成技术产生所需要频率的方波，通过积分电路就可以得到同频率的三角波，再经过滤波器就可以得到正弦波。其优点是工作频率可望做得很高，也可以达到很高的频率分辨率；缺点是第6页 共 37页方案选择使用的滤波器要求通带可变，实现很难，高低频率比不可能做得很高。由上述两个个方案对比，选择第一个方案。2.2 DDS信号产生的原理和性能特点 DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构很多种，其基本的电路原理可用下图（3）来表示。图（3 ） DDS 产生原理图相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs,加法器将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送给累加寄存器的数据输出端。累加寄存器将加法器在上一个时钟脉冲作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的益处频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就把存储在波形存储器内的波形抽样值（二进制编码）经过查表查出，完成相位道幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所需要合成频率的模拟信号。低通滤波器用滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。DDS在相对带宽、频率转换时间、高分辨力、想问连续性、正交输出及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了由于模拟信号源的性能：（1）输出频率相对带宽较宽（2）频率转换时间短（3）频率分辨率极高（4）相位变化连续（5）输出波形的灵活性第7页 共 37页（6）其他优点：易于集成，低功耗，体积小、重量轻、可靠性高、易于控制。3 FPGA的信号发生器原理介绍3.1 关于FPGA的信号发生器的结构目前传统的信号发生器是使用模拟电路或者专用芯片搭建而成 ,但是存在频率不高,稳定性较差 ,且不易扩展和调试的缺陷;而采用DD S直接数字频率合成技术设计的信号发生器 ,改变了以往的设计思路 ,在精度、灵活性上大大超越了模拟信号发生器。随着可编程逻辑器件 FPGA 的迅速发展,基于 FPGA 控制的 DDS信号发生器使得电路设计更加简单 ,而且通过预留的端口可轻松进行二次开发。本文通过 A ltera 公司的EP1C12Q240C8芯片,成功实现了信号发生器。信号发生器的设计是通过动态随机存取存储器（DRAM）将程序拷入FPGA的主芯片中，然后通过晶振产生40MHZ的时钟频率输入FPGA芯片中控制信号的产生，再通过DAC输出波形。3.2 关于FPGA 的信号发生器的工作原理信号发生器的设计思路1）基于FPGA的DDS设计原理DDS技术原理框图如下图（4）所示，起共组原理为根据时钟脉冲fc，N位相位累加器将频率控制字M循环累加，把相相加后的结果通过相位寄存器输出座位取样地址送入波形表存储器，波形表存储器根据这个地址值输出相应的波形数据。最后，经D/A转换和滤波将波形数据转换成所需要的模拟不行输出。因为理想单频信号可表示为f(t)=Ucos(2fot+o) (1)当振幅U与初始相位不随时间变化时，其频率就由相位唯一确定，即有 =2fot (2)式中为一个采样周期t之间的相位增量。 t=1/fc (3) =M2/2n (4)第8页 共 37页FPGA的信号发生器原理介绍故系统输出频率即为 Fc=Mfc/2n (5) 本设计DDS输出频率为10HZ-1MHZ，且最小步进为10HZ。根据上述DDS系统分析可知，DDS的最小分辨率为fmin=fc/2n,本着满足并高于设计要求的原则，取系统式中频率fc为40MHZ，得到相位累加器的位数M为30位，M最大为225，这样输出频率可达1HZ-1.2MHZ,最小步进为1HZ。兼顾到波形失真与FPGA芯片存储容量，波形的深度为4096个。本设计方案采用FPGA实现DDS功能，FPGA根据单片机产生的控制信号， 在波形存储器找到波形取值，输出到DAC电路，产生正弦波，方波和三角波。本设计选用Altcra公司的cyclone系列FPGA器件EP1C6Q240C8，用QuartusII编程实现。顶层设计图入图（5）所示，由BusCtrl控制模块，lpm_rom1三角波存储器模块，lpm_rom2方波存储模块，BUS_CHOICE波形选择输出模块构成，各模块利用硬件描述语言(VHDL语言)设计。其中，BusCtrl控制模块是单片机与FPGA的接口模块，接收单片机产生的控制信号ALE,CS,WR和单片机计算得到的频率和幅值相关的输入信号INPUT【7.0】。输出频率控制字M【31.0】 2）DAC电路 为了保证输出信号频率稳定，DAC电路选用了10bit,40MHZ双向电流输出型的DAC0832芯片。数据经采样输入，通过D/A转换。结果由OUTP和OUTN输出，再经过SN10502运算放大器构成的减法电路实现电流转换成电压单向输出到后级应用。3）VGA电路及PA电路鉴于频率越高信号幅度衰减越厉害，为使所有输出波形满足设计的需求，选用增益可程控运放AD603芯片构成VGA，并通过合理设计控制电压，确保放大器的增益，在50负载条件下，输出正弦波信号在最大负载电流为100mA时电压Uopp值在0-5V范围内平滑可调，同时还需兼顾输出方波和三角波，故需要贷款至少为10MHZ的运放。综合以上几方面的技术需求，最终选用高速运放THS3001芯片构成PA。4）LPF电路为了保证最终波形 的正确输出，必须加入LPF滤除高频分量。同时，为了不使输出的方波和三角波失真，又必须包含该波形的高次谐波，既最大谐波频率将达到7MHZ，所以滤波器的带宽也要保证10MHZ。第9页 共 37页 图（4） DDS原理框图 以上为初步的构想，真正实施起来可能会有一些技术上的难度，在后面的具体设计中会有相应的改动。第35页 共 37页系统硬件设计4 系统硬件设计4.1系统硬件框图 图（6） 系统硬件图4.2 器件芯片介绍 1） DAC0832芯片介绍DAC0832是采样频率为八位的D/A转换芯片，集成电路内有两级输入寄存器，使DAC0832芯片具备双缓冲、单缓冲和直通三种输入方式，以便适于各种电路的需要(如要求多路D/A异步输入、同步转换等)。所以这个芯片的应用很广泛,关于DAC0832应用的一些重要资料见系统硬件设计图（7） DAC0832原理图AGND:模拟地,摸拟信号和基准电源的参考D/A转换结果采用电流形式输出。若需要相应的模拟电压信号，可通过一个高输入阻抗的线性运算放大器实现。运放的反馈电阻可通过RFB端引用片内固有电阻，也可外接。DAC0832逻辑输入满足TTL电平，可直接与TTL电路或微机电路连接。DI0DI7：数据输入线，TLL电平。 ILE：数据锁存允许控制信号输入线，高电平有效。 CS：片选信号输入线，低电平有效。 WR1：为输入寄存器的写选通信号。 XFER：数据传送控制信号输入线，低电平有效。 WR2：为DAC寄存器写选通输入线。 Iout1:电流输出线。当输入全为1时Iout1最大。 Iout2: 电流输出线。其值与Iout1之和为一常数。 Rfb:反馈信号输入线,芯片内部有反馈电阻. Vcc:电源输入线(+5v+15v) Vref:基准电压输入线(-10v+10v) 地. DGND:数字地,两种地线在基准电源处共地比较好. 2） JTAG调试接口在FPGA开发过程中，JTAG是一个比不可少的接口，因为开发人员需要下载配置数据到FPGA。在Nios II开发过程中，JTAG更是起着举足轻重的作用，因为通过JTAG接口，开发人员不仅可以对Nios II系统进行在线仿真调试，而且还可以下载代码或用户数据到CFI Flash中。本课题的电路图如图（8）所示的10针插座，其每个插针的信号定义见表（1）图（8） 开发板上的JTAG调试插座表（1） JTAG插座信号定义注： /表示该插针没有任何信号。3） 晶振每个单片机系统里都有晶振，全程是叫晶体震荡器，在单片机系统里晶振的作用非常大，他结合单片机内部的电路，产生单片机所必须的时钟频率，单片机的一切指令的执行都是建立在这个基础上的，晶振的提供的时钟频率越高，那单片机的运行速度也就越快。晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定，精确的单频振荡。在通常工作条件下，普通的晶振频率绝对精度可达百万分之五十。高级的精度更高。有些晶振还可以由外加电压在一定范围内调整频率，称为压控振荡器（VCO）。 晶振等效电路如下图（9）所示：图（9） 晶振等效电路当晶体不振动时，可把它看成一个平板电容器称为静 电电容C0，它的大小与晶片的几何尺寸、电极面积有关，一般约几个PF到几十PF。当晶体振荡时，机械振动的惯性可用电感L来等效。一般L的值为几十mH 到几百mH。晶片的弹性可用电容C来等效，C的值很小，一般只有0.00020.1pF。晶片振动时因摩擦而造成的损耗用R来等效，它的数值约为100。4.3 主要组成电路分析 本系统设计目标主要包括两个模块：FPGA模块，DAC数模转换模块，放大电路模块，波形输出模块，滤波模块。4.3.1 FPGA模块 FPGA 接口模块接收来自单片机传来的频率控制字, 相位控制字, 波形选择, 单片机P 1 口传送的数据经fword7. .0输入端进入FPGA,然后分别存在4 个8 位寄存器中,最后将得到的四组数据合并成32 位的频率控制字,P3 口与pin 7. . 0 输入端相连传送相位数据, 通过改变读取存储数据的首地址控制相位, 存储波形数据为1 0 位, 经D/A 转换器形成模拟信号输出, p 2 . 1 , p 2 . 2 分别与波形选择端a 、b 相连, 进行波形选择。4.3.2 DAC数模转换模块当生成的八位二进制数据从FPGA输出之后并不能直接用于显示在示波器上面，需要将数字信号转换为模拟信号再进行输出。本次设计选用DAC0832作为D/A转换芯片，可以实现将数字信号转换为模拟信号，达到设计要求。DAC0832正好有八位数出，因此可以将阈值电压设为5V，这样就可以达到输出为0到5V的模拟电压，电压的分辨率为0.039V。4.3.3 放大电路模块 从DAC0832输出的模拟电压量因为无法提供足够的功率给供电模块，因此需要加一定的外设来提供足够的功率。同时因为考虑到供电系统可能会用到更大的功率，所以需要加一个电压放大电路以满足要求。 此次设计采用集成运放AD8139因为电路板供电电源为+5V，若采用传统的集成运放，则供电电压为+15V和-15V，这样需要另外外加电源，这样会增加电路板的难度，因此采用了+5V和0V的供电电压，这样就使得电路板变得简单。 此次设计的功率放大部分采用的是电压跟随器，用集成运放做成的电压跟随器可以达到功率放大的效果。电压放大部分采用的是比例运算放大器，因为为了方便调节放大倍数，因此采用了一个滑动变阻器，可以看出，电压放大倍数可在0到10倍之间。电路图设计如下： 图（10） DAC电压放大电路4.3.4 波形输出模块图（11） 波形输出电路图将DAC 产生的正弦波, 经过负反馈放大电路输出波形f2,通过调节反馈电阻(V1)控制波形f2 的幅值。通过一个电压比较器输出方波f1 并且通过调节可调电阻(V2)改变比较器参考电压值控制占空比,调节输出电位器(V3)可调节输出幅度。4.3.5 滤波模块为了使输出的频率不受高频斜波的干扰，所以选用了两级的型LC 低通滤波器，其动态范围宽083MHZ,增益高83MHZ 时刚衰减1.4DB，波形图如图8。输入、输出阻抗为50。原理图如图（12）图（12）低通滤波器原理图系统软件设计5 系统软件设计5.1 Quartus II简介软件设计概述：本设计使用的软件主要是Quartus II 9.0 两个软件，Quartus II 9.0主要是用来程序仿真画顶层原理图和生成子模块图。Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Quartus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图12所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。图12 FPGA开发的一般流程1电路功能设计 在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。 2设计输入 设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会（IEEE）的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。3功能仿真 功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。虽然功能仿真不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。4综合 所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。5综合后仿真 综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。6实现与布局布线 实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。 7时序仿真与验证 时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规（即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。8板级仿真与验证 板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。9芯片编程与调试 设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件（位数据流文件，Bitstream Generation），然后将编程数据下载到FPGA芯片中。系统软件设计5.2 顶层原理图：图（15） 顶层原理图FPGA 接口模块接收频率控制字, 相位控制字, 波形选择, 单片机P1口传送的数据经fword7.0输入端进入FPGA,然后分别存在4个8位寄存器中,最后将得到的四组数据合并成32位的频率控制字,P3口与pin 7. . 0 输入端相连传送相位数据, 通过改变读取存储数据的首地址控制相位, 存储波形数据为1 0 位, 经D/A 转换器形成模拟信号输出, p 2.1 , p 2.2 分别与波形选择端a 、b 相连, 进行波形选择。5.3 相应波形的仿真1，正弦波仿真波形图如下图（16）所示 图（16） 正弦波仿真波形FRCT：相位控制端；CLK：时钟输入；SINOUT：正弦波输出；VSIN：正弦波地址寄存器；2，方波仿真波形图如下图（17）所示 图（17） 方波仿真波形CLK：时钟输入；FRCT：相位控制端；SQUOUT：方波输出；3，三角波仿真波形图如下图（18）所示图（18） 三角波仿真波形CLK：时钟输入；FRCT：相位控制端；TRIOUT：三角波输出：4，锯齿波仿真波形图如下图（19）所示 图（19） 锯齿波仿真波形 CLK：时钟输入；FRCT：相位控制端； DOUT：锯齿波输出端5.4 系统源程序系统程序见附录3。总电路图设计6 总电路图设计见附录1和附录2。参考文献7 制作FPGA信号发生器的步骤 本课题的制作是分这几个步骤完成的： 、查阅大量的资料，完成开题报告。在这个过程中我经常到图书馆查阅单片机以及位移测量的相关资料，同时我也经常上网搜索这方面的资料，知识总是在不断积累的过程中了解和掌握的。、确定方案。制作信号发生器的方法有很多，本课题要用到FPGA技术，所以选择的是Altera公司的EP1C12系列 、复习所要用到的硬件知识。、硬件设计。硬件设计主要是指画硬件电路，在这里要用到一个画图软件Protel。画硬件电路不仅可以体现一个人的基础知识掌握这样不仅看的时候好看，也以节约资源。 、软件设计。8 总结通过此次设计，让我深深的感觉到自己所学知识真是非常的浅薄。面对电子技术日新月异的发展，利用EDA手段进行设计已成为不可阻挡的趋势。相对于传统至底向上的设计方式，自上而下的设计具有其显著的优越性。利用EDA设计软件辅助设计，方便快捷，减少了错误率的产生，缩短了产品的设计及上市周期，既减轻了设计工作量又满足了商业利益的需求。该系统以FPGA10K10器件为核心部件，可利用软件编程实现了对D/A转换信号的处理。努力做到了线路简单、高性价比的特点，充分利用了软件编程，弥补了硬件