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第一章 第一章 数制及逻辑代数1.9 用代数法证明：（1）AB +BC+CA=AB+BC+CA （2）A+C+D（A+C）（A+B）（B+C）=AC+ABD+BCD1.10用卡诺图法求下列函数的最简与或式（1）F1（A，B，C，D）=m（0，1，4，5，6，7，9，10，13，14，15）（2）F2（A，B，C，D）=A BC+ABD+ABC+B D+A B C D第一章习题解答1.9 1.9 (1)F=1（2）F=AB+AC+AD+AE 1.10 （1）F1=（A+D）（B+D） （2）F=（A+B）（B+D）（C+D）（A+B+C）第二章集成门电路习题 2.1 有两个TTL与非门G1和G2，测得它们的关门电平分别为: UOFF1=0.8 V, UOFF2=1.1V；开门电平分别为：UON1=1.9V, UON2=1.5 V。它们的输出高电平和低电平都相等，试判断何者为优（定量说明）。 2.2 试判断图题2.2所示TTL电路能否按各图要求的逻辑关系正常工作？若电路的接法有错，则修改电路。 图题 2.22.3 已知电路两个输入信号的波形如图题2.3所示， 信号的重复频率为1MHz, 每个门的平均延迟时间tpd=20ns。试画出： （1） 不考虑tpd时的输出波形。 （2）考虑tpd时的输出波形。 图题 2.32.4 图题2.4均为TTL门电路， (1) 写出Y1、Y2、Y3、Y4的逻辑表达式。 (2) 若已知A、B、C的波形，分别画出Y1Y4的波形。 图题 2.42.5 在图题2.5电路中，G1、G2是两个OC门，接成线与形式。每个门在输出低电平时，允许注入的最大电流为13mA；输出高电平时的漏电流小于250 A。G3、G4和G5是三个TTL与非门，已知TTL与非门的输入短路电流为1.5 mA，输入漏电流小于50A，UCC=5V，UOH=3.5 V, UOL=0.3 V。 问：RLmax、RLmin各是多少？RL应该选多大？ 2 .6 试写出图题2.6所示电路的逻辑表达式， 并用真值表说明这是一个什么逻辑功能部件。 图题 2.6 2.7 写出图题各电路输出F1F4的表达式，说明功能。 图题 2.72.8 求图题所示电路的输出逻辑表达式。 2.9 在下列三种情况下，如果用内阻为20k的电压表测量TTL与非门的一个悬空输入端，问测量的电压值为多少？（1）其它输入端悬空；（2）其它输入端接1电平；（3）其它输入端接地。2.10为实现下图所示的或非门电路的逻辑功能，多余的C输入端应该接什么电平。 1 A B A+B C第2章习题答案2.1 G2 2.2 （a）错，R应接电源 （b）错，R应接地 （c） 错，门电路应选OC门 （d） 错 （e） 正确 （f）错2.4 （a）C=1，Y=AB C=0，Y=B（b）C=1，Y=AB+AB C=0，Y=B（0） （c）C=0，Y=AB C=1，Y=A（d）C=1，Y=AB C=0，Y=AB2.5 RLmin=0.553k，RLmax=2.308k，RLmin RL RLmax2.6 Y=AB+AB2.7 F1=ABC F2= A+B+C F3= （A+B）（C+D） F4= AB+CD 2.8 F= ABBCDE 2.9（1）量得的电压为1.4V （2）量得的电压为1.4V（3）量得的电压为0V2.10多余输入端C应接0电平第三章 组合逻辑电路习题第三章 习题解答第4章 触发器习题4.1 分析图题4.1所示RS触发器的功能，并根据输入波形画出Q和的波形。 图题4.1RS触发器4.2 边沿触发器接成图题4.3(a)、 (b)、 (c)、 (d)所示形式，设初始状态为0，试根据图(e)所示的CP波形画出Qa、Qb、Qc、Qd的波形。 (d) (e)图题4.2 同步RS触发器和CP波形4.3 维持阻塞D触发器接成图题4.3(a)、 (b)、 (c)、 (d)所示形式，设触发器的初始状态为0，试根据图(e)所示的CP波形画出Qa、Qb、Qc、Qd的波形。(e) 图题4.3 维持阻塞D触发器和CP波形 4.4 下降沿触发的JK触发器输入波形如图题4.4所示，设触发器初态为0，画出相应输出波形。 图题4.4 下降沿触发器的JK触发器输入波形4.5 边沿触发器电路如图题4.5所示，设初状态均为0， 试根据CP波形画出Q1、Q2的波形。图题4.5 边沿触发器电路和CP波形 4.6 边沿触发器电路如图题4.6所示，设初状态均为0，试根据CP和D的波形画出Q1、 Q2的波形。图题4.6 边沿触发器电路和CP、D波形 4.7 边沿T触发器电路如图题4.7所示，设初状态为0，试根据CP波形画出Q1、Q2的波形。 图题4.7 边沿T触发器电路和CP波形4.8分析图题5.1所示时序电路的逻辑功能，假设电路初态为000，如果在CP的前六个脉冲内，D端依次输入数据1, 0, 1, 0, 0, 1，则电路输出在此六个脉冲内是如何变化的？ 图题4.8 时序电路4.9 时序电路由三个主从JK触发器（下降沿触发）和若干门电路构成。已知各触发器的时钟方程和驱动方程如下所示：时钟方程： CP1=CP CP2=Q1 CP3=CP驱动方程： K1=1 J2=1 K2=1 J3=Q2Q1 K3=1试画出对应的逻辑电路图，并分析其逻辑功能。4.10 分析图题4.10（a）所示时序电路的逻辑功能。根据图题4.10（b）所示输入信号波形，画出对应的输出Q2、Q1的输出波形。图题4.10（a） 逻辑电路图; （b） 输入波形图4.11 分析图题4.11所示时序电路的逻辑功能。 图题4.11时序电路4.12 采用反馈清零法，将集成计数器74LS161（74LS161芯片的管脚排列如图5.10所示）构成十三进制计数器，画出逻辑电路图。4.13 采用反馈置数法清零，将集成计数器74LS161（74LS161芯片的管脚排列如图5.10所示）构成七进制计数器，画出逻辑电路图。4.14采用进位端反馈置数法，将集成计数器74LS161（74LS161芯片的管脚排列如图4.14所示）构成十二进制计数器，画出逻辑电路图。4.15采用级联法，将集成计数器74LS290（74LS290芯片管脚排列如图5.12所示）构成三十六进制计数器，画出逻辑电路图。4.16已知计数器的输出端Q2、Q1、Q0的输出波形如图题5.4所示，试画出对应的状态图，并分析该计数器为几进制计数器。图题4.16 计数器输出波形4.17利用双向四位TTL型集成移位寄存器74LS194，构成环形计数器和扭环形计数器，画出逻辑电路图。（74LS194管脚排列图如图所示）第四章 习 题 答 案4.1 输出波形如图题4.1所示。 图题 4.14.2 输出波形如图题4.2所示。图题4.24.3 输出波形如图题4.3所示。图题 4.34.4 输出波形如图题4.4所示。CPJKQ 图题 4.44.5 输出波形如图题4.5所示。CPQ1Q2 图题 4.54.6 输出波形如图题4.6所示。图题4.64.7 输出波形如图题4.7所示。图题4.74.8 电路的输出在前六个脉冲内的变化如图4.8所示。图题4.84.9 逻辑电路图如图题K5.2所示。此电路是能自启动的异步五进制加法计数器。图题4.94.10 输出端Q2、Q1的输出波形如图题4.10所示。4.11该电路是不能自启动的同步五进制计数器。4.12十三进制计数器逻辑电路如图题4.12所示。图题4.12 十三进制计数器逻辑电路图4.13七进制计数器逻辑电路如图题4.13所示。图题4.13 七进制计数器逻辑电路图4.14十二进制计数器逻辑电路如图题4.14所示。图题4.14 十二进制计数器逻辑电路图4.15 4.15 十六进制计数器逻辑电路如图题4.15所示。图题4.15 三十六进制计数器逻辑电路4.16对应计数器状态图如图题所示。此计数器是七进制计数器。 4.17 环形计数器逻辑电路图如图题4.17(a)所示。扭环形计数器逻辑电路图如图题4.17(b)所示。第5章脉冲电路ttoououiUR1UR2图题5.1干扰5.1 利用555定时器芯片构成一个鉴幅电路，实现图题6.1所示的鉴幅功能。图中, UR1=3.2V, UR2=1.6 V。要求画出电路图，并标明电路中相关的参数值。 5.2 已知施密特触发器的输入波形如图题5.2所示。其中UT = 20V，电源电压UDD=18V，定时器控制端S通过电容接地，试画出施密特触发器对应的输出波形；如果定时器控制端S外接控制电压US=16 V时，试画出施密特触发器对应的输出波形。 图题5.2图题5.35.3 分析图题5.3所示555定时器断线光电隔离式保护电路的工作原理。 5.4 用集成电路定时器555所构成的单稳态触发器电路及输入波形V1如图所示。试画出对应的输出波形图并求暂稳宽度tw。8 46 32 57 1 Vcc (+5v) R 5.1kV0V1 0.01 Fvc C 0.1F5.5 如图所示电路是一个用集成门构成的自激多谐振荡器。设集成门输出高电平3.2v，输出低电平0.2v，试简述电路的工作原理，求其振荡信号频率。111 -+0.1 2K G1 G2 2K 100 G3 5.6 微分型单稳态触发电路和输入波形如图所示，设集成门的输出电压VOH0.3，VOL=0.2V，电阻R500，电路稳态时电压VR0.5V。试判断：（1）电路稳态时的输出电平是高电平还是低电平？（2）电路进入暂稳态是由输入电压V1波形的什么边沿触发？5.7用集成电路定时器555所构成的施密特触发器电路及输入波形V1如图所示，试画出对应的输出波形V0。8 46 32 57 1 Vcc (+5v) 5.1K V0V1 V1/V0.01 F 4 1.7 t5.8 微分型电路鹤输入波形分别如图（a）,(b)所示，设V1的 脉宽比电路时间常数大很多，试问稳态输出电平为什么电平？进入暂稳态是由V1的哪个边缘触发？并求暂稳态宽度tw。 +3.5V R 10K v1 G1 G2V1 V00.1 (a) (b)第5章习题答案 5.1鉴幅电路如图所示。其中UDD = 4.8V。 5.2 5.3 5.3 此电路属于施密特触发器形式。正常工作时，光电管导通，施密特触发器输入为高电平，OUT=“0”。一但出现断线故障，光电管截止，施密特触发器输入变为低电平，OUT=“1”，继电器使开关闭合，DL告警。5.4 5.4 tw=RCvc()-vc(t0)/ vc()-vc(t1)1.1RC0.56s5v 0v 5v0v5.5 因为电路是自激多谐振荡器，所以没有输入信号。而且电路的两个状态（输出高电平和输出低电平）都是暂稳态，分析时只能从两个状态相互转换（翻转）的时刻开始。tp1=RCvr()-vr(t+1)/ vr()-vr(t-2)=0.98RCtp2=RCvr()-vr(t+2)/ vr()-vr(t-3)=1.25RCT= tp1+ tp2=2.23RC=0.44610-3 sf=1/T=2103Hz5.6(1)在分析电路稳态时，应把有电容C的支路看成是断开的，这时电路的输出电压V0仅取决于倒相器G2的输入端电阻R的大小，因为R500，阻值较小（相当于给G2输入低电平），所以稳态时的输出电压为高电平，即V0VOH。（2）只有当输入电压V1由高变低时，倒相器G1的输出V01由低变高，这个跳变经过电容C迅速传送到G2的输入端，才能使G2的输出电压由高变低，电路进入稳态。因此只有输入电压V1波形的下降沿触发才能使电路进入暂稳态，输出V0变成低电平。5.7 V1/v 3.3 1.7t V0/v50 t5.8 如图(a)所示电路图，稳态时可认为有电容C的支路断开，反相器G2通过R接高电平，即稳态时，电压VR等于电源电压3.5V，故稳态时V0为低电平，即V00.2V。电路的稳态与输入V1高电压或低电平无关，但是在输入脉冲V1由低到高时，使反相器G1的输出V01由高到低。tw=RCvc()-vc(t10)/ vc()-vc(t2)3.6RC=360S第6章 第6章 半导体存储器和可编程控制器习题6.1 试问RAM在工作电源下可进行哪三种操作？数据在掉点后是否保持不变？6.2试问ROM和RAM最明显的不同之处是什么，ROM阵列可由哪两种逻辑阵列组成？6.3动态RAM与静态RAM最明显的区别是什么？动态RAM的刷新有什么作用？6.4试问固定ROM、EPROM、PROM、E2PROM在使用时有什么区别？EPROM在写操作之前要进行什么处理？6.5 4k字节的EPROM有多少根地址变量输入线和多少根数据线？6.6 PLD器件的基本结构有哪三种类型？6.7 PLD的EPROM结构、PAL结构、PLA结构有何区别？6.8试确定图中所示电路中RAM芯片6116（容量2K8）的寻址范围，且用十六进制数表示。并加以简要说明。C Y0B Y1A .G Y4G1 .G2 Y7 6116CS A11 A12 A13 A14 A15 74LS1386.9 FPGA与GAL和ASIC比较，有何优点？6.10一个完整的VHDL描述要包括哪3个层次？并以图所示的与非门为例进行VHDL描述& 第六章习题答案6.1 RAM在工作电源下可进行读、写、存储三种操作。掉电后数据不能保持。6.2ROM与RAM最明显的不同之处是ROM掉电后仍能保持数据。而RAM掉电后数据消失。ROM阵列可由与阵列及或阵列组成。6.3动态RAM利用寄生电容存储数据，静态RAM不利用寄生电容存储数据。动态RAM存储阵列的外围电路每隔一定时间给RAM的刷新是给存储数据的寄生电容补充电荷。6.4固定ROM不能由用户改写数据，PROM可由用户改写一次数据；EPROM可由用户改写数据达20次左右，但EPROM在改写数据之间要利用专用的紫外线擦除器对该芯片进行擦除；PROM、EPROM写入数据时要使用专用的编程器，而E2PROM在一般的工作电源及工作环境下就可以进行数据改写。6.5 因为字节是有8位二进制代码组成的，所以该芯片有8根数据线。又因为4K字节为4096=212，所以该芯片有12根地址线。6.6 PLD器件的基本结构有PROM、PLA、PAL三种类型。6.7 PROM 结构是与门阵列固定连接，而或门阵列可编程；PAL结构是或门阵列固定，而与门阵列可编程；PLA结构是与门阵列及或门阵列都可以编程。6.8 因为芯片6116的容量为2K字节，所以它本身具备的地址线有11根，为A10至A0它本身的寻址范围是从A10A9A8A7A6A5A4A3A2A1A0=00000000000到A10A9A8A7A6A5A4A3A2A1A0=11111111111。用十六进制数表示，则它本身的寻址范围从000H到7FFH。因为芯片6116的控制端CS =0时，芯片才被选通；74LS138的控制端 GG1G2=100时才能有效工作，而它的数据输入端CBA=100时，Y4=0才能使芯片6116的CS=0，所以在芯片6116有效工作时必须保证A15A14A13A12A11=01001。因此土中的芯片6116的寻址范围应该是A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0从0100100000000000到0100111111111111，用十六进制数表示则寻址范围从4800H到4FFH。 6.9 FPGA的功能密度比GAL大，用户可用的输入/输出引脚比GAL多。专门集成电路芯片ASIC虽然功能密度和I/O引脚数胜过FPGA，但设计周期较长，目前加工费用高，承担设计风险大，而FPGA却克服了这些缺点。相对而言FPGA成本低，便于修改维护。6.10 一个完整的VHDL描述要包括以下3个层次：（1）库说明，它包含了将要用到的IEEE标准库中的程序包。（2）实体说明，说明有那些输入、输出端口（3）结构体说明，说明电路的逻辑功能第七章 数/模及模数转换技术习题7.1 有一个8位D/A转换器，设它的满度输出电压Vom=25.5V，当输入数字量为11101101时，输出电压是多少？7.2设一个二进制D/A转换器的满度输出电压Vom=8V，实验电路框图如图所示，图中计数器由J-K触发器构成，试对应于时钟信号10个CP脉冲画出输出电压V0波形图。（设初始状态Q2Q1Q0=000）模8计数器D/A Q2 Q1 V0 Q0 CP7.3如图所示，（a）、（b）分别表示3位并行A/D转换器中的两种不同量化方式的电阻分压器，电阻R=2K，试回答他们各属于哪种量化方式？各自的量化单位又是什么？ VREF(8V) VREF(8V) R 1/2R R R RR RR RR RR RR R1/2R (a)(b)7.4一个8位电压并串A/D转换器，设基准电压VREP=12V，采用只舍不入的量化方式，请回答低4位A/D的基准电压VREP应是多少？当输入模拟电压为8.3V时，输出的二进制码是多少？7.5一个8位逐次比较A/D转换器装置，设它的基准电压为10V，输出数码是串行码，试问：（1）装置中，环行计数器内含有多少个触发器？在J-K触发器转换机构中又含有多少个触发器？（2）在每次转换开始，第一个系统时钟信号CP输入后，内部的D/A输出电压是多少？（3）在装置中，电压比