复习题2008.doc

复习题说明：此复习题仅作为对已学知识的自测，与考试题相同的很少，仅供参考！1. EDA的中文、英文全称是什么？电子电路EDA Electronic Design Automation2. EDA设计流程包括哪几个步骤？（设计准备、设计输入、设计处理和器件编程四个步骤）3. EDA的设计输入主要包括哪几种？（文本输入法、图形输入法和波形输入法）4. 功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真；时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。5. 当前最流行的并成为IEEE标准的硬件描述语言包括_VHDL_和_VeriLog HDL_。6. 硬件描述语言(VHDL)给PLD和数字系统的设计带来了新的设计方法和理念，产生了目前最常用的并称之为自顶向下的设计方法。7. （基于VHDL的自顶向下设计方法）采用“（自顶向下）”的设计法时，描述器件总功能的模块放在最上层，称为顶层设计；描述器件某一部分功能的模块放在下层，称为底层设计。8. 将硬件描述语言转化为硬件电路的重要工具软件称为(HDL综合器)。9. 在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生(熔丝图文件)。10. 集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度可分哪两类？（低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD）11. 可编程逻辑器件的编程方式分为（一次性编程）和（可重复编程）两类。 12. 基于EPROM、EEPROM和闪速存储的可编程器件，在系统断电后编程信息不会丢失；采用SRAM结构的可编程器件，在系统断电后编程信息会丢失。13. 按结构分类，PLD（即可编程逻辑器件）分为哪两大类？（阵列型PLD和现场可编程门阵列型FPGA两大类）14. 阵列型PLD的基本结构由（与阵列）和（或阵列）组成。15. PLD的基本结构通常采用（点阵）表示。在线段的交叉如何表示固定连接和可编程连接？（交叉线的交点打黑点表示固定连接；交叉线的交点上打叉，表示该点可编程）16. PLD、PROM、PLA、PAL、GAL、CPLD、FPGA等缩写的含义 PLD 可编程逻辑器件 PROM 可编程只读存储器 PLA 可编程逻辑阵列 PAL 可编程阵列逻辑GAL 通用阵列逻 辑 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 17. 试述PROM、PLA、PAL、GAL的与阵列和或阵列的可编程情况。（PROM或阵列可编程，与阵列不可编程；PLA与、或阵列均可编程；PAL或阵列固定，与阵列可编程；GAL沿用PAL结构或固定与可编程同时增加输出逻辑宏单元OLMC）18. CPLD器件中至少包含哪三种结构？（可编程逻辑功能块FB；可编程I/O单元；可编程内部连线）FPGA内部由哪三部分组成？（可编程输入/输出模块IOB；可编程逻辑块CLB和可编程互连资源PIR三种可编程逻辑部件和用于存放编程数据的静态存储器SRAM组成）19. 可编程逻辑器件PLD的设计是指（利用开发系统或开发软件和编程工具对器件进行开发的过程）。20. LDPLD设计过程较为简单，软件工具将编辑好的设计文件编译验证后生成熔丝图文件，硬件工具将编程数据固化在器件中，测试通过后即完成器件的设计。21. HDPLD的设计流程包括（设计准备、设计输入、设计处理、器件编程）四个步骤。22. 在系统可编程ISP是指（对器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的技术）。23. !PROM、PAL、PLA、GAL的含义及器件特点，并能用前三种进行数字电路的设计。24. 一般将一个完整的VHDL程序称为设计实体。其基本结构由哪几部分组成？（程序库、程序包、实体、结构体、配置） 其中必不可少的是哪几部分？（实体和结构体）25. 用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在、独立运行。26. 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要预先定义。27. VHDL中常用的库主要有哪几个？(STD库、IEEE库、WORK库、自定义库）最常用的程序包有哪几个？(Std_logic_1164程序包、Standard标准包等）28. VHDL的实体由哪几部分组成？（程序库、程序包、实体、构造体、配置） 实体说明部分指定的是设计实体对外的一个通信界面，是外界可以看到的部分，称为什么？（输入输出端口或引脚）29. VHDL的结构体用来描述设计实体的对外界不可见的部分，由VHDL语句构成，称为？(逻辑结构和逻辑功能）30. VHDL的端口声明语句中，端口方向包括哪几种？（IN、OUT、INOUT、BUFFER)31. !VHDL的数字型文字包括哪几种？32. !VHDL的字符、字符串、标志符是怎样定义的？33. VHDL的数据对象有哪几类？（变量、常量和信号）说明信号和变量及常量和类属参数的异同点。34. VHDL的数据类型包括哪几类？（标量型、复合型、存取型和符号型） 标量型是最基本的数据类型，包括哪几种？35. 在VHDL中，数据类型标准逻辑位有几种逻辑值？九种36. VHDL的基本描述语句包括几种？顺序语句是指在仿真时按程序书写的顺序自上而下、一条一条地执行的语句，它只能出现在哪些地方？37. 并行语句是指在仿真时执行方式与语句的书写顺序无关的语句，在结构体中的执行是并行运行的。在VHDL的各种并行语句中，可以用什么来交换信息？38. VHDL的PROCESS(进程)语句是由（顺序语句）组成的，但其本身却是（并行语句）。39. VHDL的子程序有哪两种类型？（过程和函数）40. 过程分为过程首和过程体两部分，调用前需要将它们装入程序包中。41. 函数分为函数首和函数体两部分，调用前需要将它们装入程序包中。42. 元件例化是将预先设计好的设计实体作为一个（元件）连接到当前设计实体中一个指定的（端口）。43. 程序包是用VHDL语言编写的，其源程序也需要以.vhd文件类型保存。程序包分为程序包首和程序包体，两部分都由什么内容组成？44. 组合逻辑是一种在任何时刻的输出仅决定于当时输入信号的逻辑。常用的组合逻辑包括运算电路、编码器、译码器、数据选择器、数据比较器和奇偶校验电路等。45. 时序逻辑电路由组合逻辑电路和存储电路两部分组成，存储电路由触发器构成，是时序逻辑电路不可缺少的部分。电路结构决定了时序逻辑的特点，其输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态。46. 时序逻辑电路的重要标志是具有时钟脉冲clock，在时钟脉冲的边沿控制下，时序逻辑电路才能发生状态变化。47. VHDL是目前标准化程度最高的硬件描述语言，具有严格的数据类型。因此，在用VHDL设计电路系统时，应当考虑各层次模块电路接口之间的数据类型是否一致，否则很容易出现数据类型不匹配的错误。48. 为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，怎样实现敏感信号的检测？1.分别用IF-THEN语句、CASE语句、选择信号赋值语句和条件信号赋值语句设计4选一多路选择器。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY mux4 ISPORT(d0,d1,d2,d3:IN std_logic_vector(7 DOWNTO 0);s0,s1:IN std_logic;q:OUT std_logic_vector(7 DOWNTO 0);END mux4;IF语句 ARCHITECTURE one OF mux4 ISBEGINPROCESS(d0,d1,d2,d3,s0,s1)BEGINIF (s1=0 AND s0=0) THEN q=d0;ELSIF (s1=0 AND s0=1) THEN q=d1;ELSIF (s1=1 AND s0=0) THEN q=d2;ELSIF (s1=1 AND s0=1) THEN q=d3;ELSE q=”ZZZZZZZZ”;END IF;END PROCESS;END one;CASE语句 ARCHITECTURE two OF mux4 ISSIGNAL comb:std_logic_vector(1 DOWNTO 0);BEGINcomb q q q q q=ZZZZZZZZ;END CASE;END PROCESS;END two;选择信号赋值语句 ARCHITECTURE three OF mux4 ISSIGNAL comb:std_logic_vector(1 DOWNTO 0);BEGINcomb=s1&s0;WITH comb SELECT q=d0 WHEN 00 ,d1 WHEN 01 ,d2 WHEN 10 ,d3 WHEN 11 ,ZZZZZZZZ WHEN OTHERS ;END three;条件信号赋值语句 ARCHITECTURE four OF mux4 ISBEGINq=d0 WHEN (s1=0 AND s0=0) ELSEd1 WHEN (s1=0 AND s0=1) ELSEd2 WHEN (s1=1 AND s0=0) ELSEd3 WHEN (s1=1 AND s0=1) ELSEZZZZZZZZ ;END four;49. 设计1位全减器，并用它设计串行借位的8位减法器。(加法器)50. 设计一个7人表决电路，参加表决者7人，同意为1，不同意为0。同意者过半则表决通过，绿灯亮；表决不通过红灯亮。51. 设计序列发生器、序列检测器。序列信号发生器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY C_OUT ISPORT(CLK,RST:IN STD_LOGIC; CO OUT_LOGIC);END C_OUT;ARCHITECTURE behav OF C_OUT IS52. 用D触发器设计3位二进制加法计数器。53. 设计8位串入并出的转换电路，要求在转换过程中输出端数据不变，只有当8位数据全部转换结束后，输出才变化一次。54. 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果：当5位输入中1的数目为奇数时，在最后一位的时刻输出1。55. 编写带置位和复位控制的D型触发器的VHDL源程序。设置位端为prd，复位端为clr，低电平有效，互补输出端为q和nq。56. 编写8位二进制数据收发器的VHDL源程序。设电路的输入、输出（双向）为a7.0和b7.0。oen是使能控制端，当oen=0时电路工作，oen=1时电路被禁止，此时a7.0和b7.0为高阻态。Dtr为收发控制端，为1时数据由a发送到b，为0时，数据由b发送到a。57. 设计4位加/减法可控计数器。令该计数器的输出信号q3q0表示当前计数值，q3是最高位；cao是进位或借位输出；clk是输入时钟；clr为清零信号，低电平时清零；dir是控制信号，高电平时为加法计数器，低电平时为减法计数器；ena是使能信号，低电平时输出允许。58