模块二：总线与时序.doc

模块二：总线与时序（4学时）内容概要与要点：1了解总线配置结构，总线操作，ISA总线，PCI总线，USB串行总线；2正确认识总线标准的含义，了解常用总线标准；3正确认识两种组态及其时代背景，读懂时序，明确学习总线的意义和作用。第一讲：8086/8088的组态和CPU系统组成与最小组态时序回 顾：8086/8088微型计算机的组成、结构及微机系统的工作过程，微机系统的存储器组织及相关概念。重点和纲要：8088/8086的组态和CPU系统组成（组态的意义、应用选择）。8086/8088CPU的两种工作模式，8086/8088CPU的外部结构，即引脚信号及其功能。80888086的总线和最小模式时序分析。教学方法、实施步骤时间分配教学手段回 顾3”板书计算机投影仪多媒体课件等讲 授37” 2提 问2” 2小 结3” 讲授内容：一8086/8088CPU的两种工作模式为了适应各种使用场合，在设计8088/8086CPU芯片时，就考虑了其应能够使它工作在两种模式下，即最小模式与最大模式。所谓最小模式，就是系统中只有一个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。 最大模式是相对于最小模式而言的，最大模式用在中、大规模的微机应用系统中，在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。 与8088/8086CPU配合工作的协处理器有两类，一类是数值协处理器8087另一类是输入/输出协处理器8089。28086/8088CPU的引脚信号和功能(1).引言 如图1-12（P15）所示，是8088CPU的外部结构，即引脚信号图，注意：在不同的工作模式下，其中一部分引脚的名称和功能可能不一致。8088/8086CPU芯片都是双列直插式集成电路芯片，都有40个引脚，其中32个引脚在两种工作模式下的名称和功能是相同的，还有8个引脚在不同的工作模式下，具有不同的名称和功能。下面，我们分别来介绍这些引脚的输入/输出信号及其功能。图1-12 8086/8088CPU引脚功能 (2).两种模式下，名称和功能相同的32个引脚 VCC、GND：电源、接地引脚(3),8088/8086CPU采用单一的+5V电源，但有两个接地引脚。 AD15AD0（Address Data Bus）:地址/数据复用信号输入/输出引脚(16),分时输出 低16位地址信号及进行数据信号的输入/输出。 A19/s6A15/s3（Address Status Bus）:地址/状态复用信号输出引脚(4),分时输出 地址的高4位及状态信息，其中s6为0用以指示8086/8088CPU当前与总线连通；s5 为1表明8086/8088CPU可以响应可屏蔽中断；s4、s3共有四个组态，用以指明当前 使用的段寄存器，如表1-5所示，00ES，01SS，10CS，11DS。NMI(Non-Maskable Interrupt)、INTR（Interrupt Request）:中断请求信号输入引脚(2)，引入中断源向CPU提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者为可屏蔽中断请求信号。（Read）:读控制输出信号引脚(1)，低电平有效，用以指明要执行一个对内存单元或I/O端口的读操作，具体是读内存单元，还是读I/O端口，取决于控制信号。CLK/(Clock）：时钟信号输入引脚(1)，时钟信号的方波信号，占空比约为33%，即1/3周期为高电平，2/3周期为底电平，8088/8088的时钟频率（又称为主频）为4.77MHz，即从该引脚输入的时钟信号的频率为4.77MHz。Reset(Reset):复位信号输入引脚(1)，高电平有效。8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作，而将CS设置为0FFFFH。READY（Ready）:“准备好”状态信号输入引脚(1)，高电平有效，“Ready”输入引脚接收来自于内存单元或I/O端口向CPU发来的“准备好”状态信号，表明内存单元或I/O端口已经准备好进行读写操作。该信号是协调CPU与内存单元或I/O端口之间进行信息传送的联络信号。 (Test):测试信号输入引脚(1)，低电平有效,TEST信号与WAIT指令结合起来使用，CPU执行WAIT指令后，处于等待状态，当TEST引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。MN/MX（Minimum/Maximum Model Control）最小/最大模式设置信号输入引脚(1)，该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式，当该引脚接+5V时，CPU工作于最小模式下，当该引脚接地时，CPU工作于最大模式下。/S7（Bus High Enable/Status）:高8位数据允许/状态复用信号输出引脚(1)，输出。分时输出有效信号，表示高8为数据线D15D8上的数据有效和S7 状态信号，但S7未定义任何实际意义。 利用信号和AD0信号，可知系统当前的操作类型，具体规定见表1- 4 (P16)所示。表1-4 和A0的代码组合和对应的操作A0操作所用数据引脚00从偶地址单元开始读/写一个字AD15 AD001从奇地址单元或端口读/写一个字节AD15 AD810从偶地址单元或端口读/写一个字节AD7 AD011无效-01从奇地址开始读/写一个字(在第一个总线周期将低8位数据送到AD15 AD8，下一个周期将高8位数据送到AD7 AD0 )AD15 AD010 在8088系统中，该引脚为，用来与、一起决定8088芯片当前总线周期的读写操作，如表1-5(P17)所示。 性能 1 0 0 中断响应 1 0 1 读I/O端口 1 1 0 写I/O端口 1 1 1 暂停（Halt） 0 0 0 取指令操作码 0 0 1 读存储器 0 1 0 写存储器 0 1 1 无源(3).最小模式下的24-31引脚 当8088/8086CPU的引脚固定接+5V时，CPU处于最小模式下，这时候剩余的2431共8个引脚的名称及功能如下：（Interrupt Acknowledge）中断响应信号输出引脚(1)，低电平有效，该引脚是CPU响应中断请求后，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。ALE（Address Lock Enable）:地址锁存允许输出信号引脚(1)，高电平有效，CPU通过该引脚向地址锁存器8282/8283发出地址锁存允许信号，把当前地址/数据复用总线上输出的是地址信息，锁存到地址锁存器8282/8283中去。注意：ALE信号不能被浮空。（Data Enable）:数据允许输出信号引脚，低电平有效，为总线收发器8286提供一个控制信号，表示CPU当前准备发送或接收一项数据。（Data Transmit/Receive）:数据收发控制信号输出引脚(1)，CPU通过该引脚发出控制数据传送方向的控制信号，在使用8286/8287作为数据总线收发器时，信号用以控制数据传送的方向，当该信号为高电平时，表示数据由CPU经总线收发器8286/8287输出，否则，数据传送方向相反。（Memory/Input &Output）: 存储器/I/O端口选择信号输出引脚(1),这是CPU区分进行存储器访问还是I/O访问的输出控制信号。当该引脚输出高电平 时，表明CPU要进行I/O端口的读写操作，低位地址总线上出现的是I/O端口的地址；当该引脚输出低电平时，表明CPU要进行存储器的读写操作，地址总线上出现的是访问存储器的地址。 (Write): 写控制信号输出引脚(1)，低电平有效，与配合实现对存储单元、I/O端口所进行的写操作控制。 HOLD(Hold Request): 总线保持请求信号输入引脚(1)，高电平有效。这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。 HLDA（Hold Acknowledge）:总线保持响应信号输出引脚，高电平有效，表示CPU认可其他总线部件提出的总线占用请求，准备让出总线控制权。(4).最大模式下的24-31引脚当8088/8086CPU的引脚固定接地时，CPU处于最大模式下，这时候剩余的2431共8个引脚的名称及功能如下： QS1、QS0（Instruction Queue Status）:指令队列状态信号输出引脚(2),这两个信号的组合给出了前一个T状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪，如下表所示：性能00无操作01从指令队列的第一个字节取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码、：总线周期状态信号输出引脚(3)，低电平的信号输出端，这些信号组合起来，可以指出当前总线周期中，所进行数据传输过程的类型，总线控制器8288利用这些信号来产生对存储单元、I/O端口的控制信号。、与具体物理过程之间的对应关系，如表1-6（P17）所示。表1-6 的状态编码性能100中断响应101读I/O端口110写I/O端口111暂停000取指001读存储器010写存储器011无作用这里对无源状态（在的最小模式中也存在，见P19）作一说明：从表1-6中可以看出，每一种的组合都对应一个具体的总线操作，除111外，其余都称为有源状态。也就是说，在有源状态（对应前一个总线周期的和本总线周期的和状态）中，至少有一个信号为0，当时（对应总线周期的和且READY1），也就是一个总线操作即将结束，另一个总线周期还未开始时，称为无源状态，很显然，这时中任一信号的改变，都意味着一个新的总线周期的开始。 (Lock)：总线封锁输出信号引脚(1)，低电平有效，当该引脚输出低电平时，系统中其它总线部件就不能占用系统总线。 信号是由指令前缀LOCK产生的，在LOCK前缀后面的一条指令执行完毕之后，便撤消信号。此外，在8088/8086的2个中断响应脉冲之间，信号也自动变为有效的低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断。、(Request/Grant)：总线请求信号输入/总线允许信号输出引脚(2)。这两个信号端可供CPU以外的两个处理器，用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。这两个引脚都是双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中比的优先级高。(5).相关问题的说明 8088/8086的数据线与地址线、状态线是分时复用的，即在某一时刻，总线上出现的是输出地址信息，在另一时刻，总线上是所需读、写的数据信息，或状态信息。 除了个别引脚外，8088/8086的控制信号引脚的定义是一致的，有差别的是，8086的第18脚为，8088为，主要是为了使前者能与8位微处理器8080/8085 相兼容的缘故。8088的第34引脚为，8086为/S7，这是因为8086 有16根数据线，可以用高、低8位总线分别进行一个字节的传送，也可以同时进行两个字节的传送， 正是为了指明这几类操作而设置的，而8088的数据线只有8根，就不存在这一要求，因此就不需要引脚了。Reset引脚是复位信号输入端，系统启动、或在系统运行过程中，CPU在接收到Reset信号后，会使系统复位。复位后，CPU处于如下状态：CPU的标志寄存器、指令指针寄存器IP、段寄存器DS、ES、SS和指令队列均被清零，码段寄存器CS被置为FFFFH，CPU将从0FFFF0H处开始执行指令。CPU与内存、I/O端口之间在时间上的匹配主要靠“READY”信号。信号与（或）配合使用，指明从内存或者I/O端口读信息高4位地址线与状态线分时复用，在T1状态，输出地址信息，在其余状态，输出状态信息。(6).8086/8088CPU的引脚分类8086/8088CPU的40个引脚可以分成下列几大类：（1）数据/地址复用线、地址线、地址/状态复用线AD0AD7 、AD8AD15、）A16A19/S3S6；（2）常规信号GND（2个）、CLK；（3）常用信号ALE、；（4）中断INTR、NMI、；（5）、READY、RESET；（6）HOLD、HLDA；（7）（8086）（8088）、。3两种模式下系统的典型配置 我们除了要了解CPU的内、外部结构之外，还要进一步了解各模式下，系统的典型配置情况，即除了CPU之外，还需要哪些芯片来构成来一个最基本的应用系统。 (1)最小模式： 如图1-13所示(P18)，是8088/8086在最小模式下的典型配置，它具有 以下几个方面的特点。端接+5V，决定了CPU的工作模式有一片8284A，作为时钟信号发生器有一片8282或74LS273，用来作为地址信号的锁存器当系统中所连的存储器和外设端口较多时，需要增加数据总线的驱动能力，这时，需用2片8286/8287作为总线收发器。 (2)最大模式：如图1-14所示(P19)，是8088/8086在最大模式下的典型配置， 图1-13 最小模式下的系统典型配置可以看出，最大模式和最小模式在配置上的主要差别在于在最大模式下，要用8288总线控制器来对CPU发出的控制信号进行变换和组合，以得到对存储器或I/O 端口的读/写信号和对锁存器8282及总线收发器8286的控制信号。最大模式系统中，需要用总线控制器来变换与组合控制信号的原因在于：在最大模式的系统中，一般包含2个或多个处理器，这样就要解决主处理器和协处理器之间的协调工作，和对系统总线的共享控制问题，8288总线控制器就起了这个作用。在最大模式的系统中，一般还有中断优先级管理部件。8259A用以对多个中断源进行中断优先级的管理，但如果中断源不多，也可以不用中断优先级管理部件，二、相关的基本概念1. 什么是时序 时序是计算机操作运行的时间顺序。2. 为什么要研究时序(1) 可以进一步了解在微机系统的工作过程中，CPU各引脚上信号之间的相对时间关系。由于微处理器内部电路、部件的工作情况，用户是看不到的，通过检测CPU引脚信号线上，各信号之间的相对时间关系，是判断系统工作是否正常的一种重要途径；(2) 可以深入了解指令的执行过程；(3) 可以使我们在程序设计时，选择合适的指令或指令序列，以尽量缩短程序代码的长度及程序的运行时间。因为对于实现相同的功能，可以采用不同的指令或指令序列，而这些指令或指令序列的字节数及执行时间有可能不相同的。(4) 对于学习各功能部件与系统总线的连接及硬件系统的调试，都十分有意义，因为CPU与存储器、I/O端口协调工作时，存在一个时序上的配合问题。(5) 才能更好地处理微机用于过程控制及解决实时控制的题，3. 指令周期、总线周期及时钟周期 微机系统的工作，必须严格按照一定的时间关系来进行，CPU定时所用 的周期有三种，即指令周期、总线周期和时钟周期。 (1).指令周期 一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕，所 用的时间，称为相应指令的指令周期。由于指令的类型、功能不同，因此， 不同指令所要完成的操作也不同，相应地，其所需的时间也不相同。也就是 说，指令周期的长度因指令的不同而不同。 (2).总线周期 我们把CPU通过总线与内存或I/O端口之间，进行一个字节数据交换所进行的操作，称为一次总线操作，相应于某个总线操作的时间即为总线周期。虽然，每条指令的功能不同，所需要进行的操作也不同，指令周期的长度也必不相同。但是，我们可以对不同指令所需进行的操作进行分解，它们又都是由一些基本的操作组合而成的。如存储器的读/写操作、I/O端口的读/写操作、中断响应等，这些基本的操作都要通过系统总线实现对内存或I/O端口的访问的。不同的指令所要完成的操作，是由一系列的总线操作组合而成的，而线操作的数量及排列顺序因指令的不同而不同。 8088的总线操作，就是8088CPU利用总线（AB、DB、CB）与内存及I/O端口进行信息交换的过程，与这些过程相对应的总线上的信号变化的相对时间关系，就是相应总线操作的时序。(3).时钟周期时钟周期是微机系统工作的最小时间单元，它取决于系统的主频率，系统完成任何操作所需要的时间，均是时钟周期的整数倍。时钟周期又称为T状态。时钟周期是基本定时脉冲的两个沿之间的时间间隔，而基本定时脉冲是由外部振荡器产生的，通过CPU的CLK输入端输入，基本定时脉冲的频率，我们称之为系统的主频率。例如8088CPU的主频率是5MHz，其时钟周期为200ns。一个基本的总线周期由4个T状态组成，我们分别称为4个状态，在每个T状态下，CPU完成不同的动作。4. 8086/8088微机系统的主要操作 8086/8088微机系统，能够完成的操作有下列几种主要类型： 系统的复位与启动操作； 暂停操作； 总线操作；（I/O读、I/O写、存贮器读、存贮器写） 中断操作； 最小模式下的总线保持； 最大模式下的总线请求/允许。三、 典型的8088时序分析1引言 指令所执行的操作，可以分为内部操作和外部操作。不同的指令其内、外部操作是不相同的，但这些操作可以分解为一个个总线操作。即总线操作的不同组合，就构成了不同指令的不同操作，而总线操作的类型是有限的，我们如果能够明确不同种类总线操作的时序关系，且可以根据不同指令的功能，把它们分解为不同总线操作的组合，那么，任何指令的时序关系，我们就都可以知道了。2最小模式下的典型时序CPU为了与存贮器或I/O端口进行一个字节的数据交换，需要执行一次总线操作，按数据传输的方向来分，可将总线操作分为读操作和写操作两种类型；按照读/写的不同对象，总线操作又可分为存贮器读/写与I/O读/写操作，下面我们就最小模式下的总线读/写操作时序，来进行具体分析。(1). 最小模式下的总线读操作时序时序如图图115（P21）所示，一个最基本的读周期包含有4个状态，即、，必要时可插入1个或几个。 状态有效，用来指出本次读周期是存贮器读还是I/O读，它一直保持到有效。地址线信号有效，高4位通过地址/状态线送出，低16位通过地址/数据线送出，用来指出操作对象的地址，即存贮器单元地址或I/O端口地址。ALE有效，在最小模式的系统配置中我们讲过，地址信号通过地址锁存器8282锁存，ALE即为8282的锁存信号，下降沿有效。（对8088无用）有效，用来表示高8位数据总线上的信息有效，现在通过传送的是有效地址信息，常作为奇地址存贮体的选通信号，因为奇地址存贮体中的信息总是通过高8位数据线来传输，而偶地址体的选通则用。当系统中配有总线驱动器时，使变低，用来表示本周期为读周期，并通知总线驱动器接收数据（） 状态高四位地址/状态线送出状态信息，。低16位地址/数据线浮空，为下面传送数据准备。引脚成为（无定义）。有效，表示要对存贮器/I/O端口进行读。有效，使得总线收发器（驱动器）可以传输数据（）。 状态从存贮器/I/O端口读出的数据送上数据总线（通过）。 状态若存贮器或外设速度较慢，不能及时送上数据的话，则通过READY线通知CPU，CPU在的前沿（即结束末的下降沿）检测READY，若发现READY0，则在结束后自动插入1个或几个，并在每个的前沿处检测READY，等到READY变高后，则自动脱离进入。 状态在与（或）的交界处（下降沿），采集数据，使各控制及状态线进入无效。(2). 最小模式下的总线写操作时序 时序如图116（P21）所示，最基本的总线写周期也包括四个状态必要时插入。图116总线写周期时序 状态基本上同读周期，只有此时为高不是低。 状态与读周期有两点不同：变成；不是浮空，而是发出要写入存贮器/I/O端口的数据。 状态 状态 状态、三个状态同读周期。已完成CPU存贮器/I/O端口的数据传送，使数据线上的数据无效，同时，使各控制与状态信号无效。 (3).中断响应周期(对可屏蔽中断)波形图如图117(P22)所示，由两个连续的总线周期所组成。图117中断响应周期时序说明：要求INTR信号是一个高电平信号，并且维持两个T，因为CPU在一条指令的最后一个T采样INTR，进入中断响应后，它在第一个周期的仍需采样INTR。在最小模式下，中断应答信号来自8086的引脚，而在最大模式时，则是通过、的组合由总线控制器产生。第一个总线周期通过用来通知外设，CPU准备响应中断，第二个总线周期通过通知外设送中断类型码，该类型码通过数据总线的低8位传送，来自中断源。CPU据此转入中断服务子程序。在中断响应期间，为低，数据/地址线浮空，数据/状态线浮空。在两个中断响应周期之间可安排23个空闲周期（8086）或没有（8088）。(4). 系统的复位和启动操作（对最大小模式都一样）8086/8088的复位和启动操作，是通过RESET引脚上的触发信号来执行的，当RESET引脚上有高电平时，CPU就结束当前操作，进入初始化（复位）过程，包括把各内部寄存器（除CS）清0，标志寄存器清0，指令队列清0，将FFFFH送CS。重新启动后，系统从FFFF0H开始执行指令。重新启动的动作是当RESET从高到低跳变时触发CPU内部的一个复位逻辑电路，经过7个T状态，CPU即自动启动。要注意的是，由于在复位操作时，标志寄存器被清0，因此其中的中断标志IF也被清0，这样就阻止了所有的可屏蔽中断请求，都不能响应，即复位以后，若需要必需用开中断指令来重新设置IF标志。复位操作的时序图如图118所示(P22)，表18给出了复位后寄存器的状态。图118系统复位时序表1-8 复位后寄存器的状态寄存器状态寄存器状态寄存器状态F（PSW）0000HIP0000HCS0FFFFHDS0000HSS0000HES0000H指令队列空IF0（禁止）(5). 总线占用周期当系统中有其它总线主设备有总线请求时，向CPU发总线请求信号HOLD，HOLD信号可以与时钟信号异步，则在下一个时钟的上升沿同步HOLD信号。CPU收到HOLD信号后，在当前总线周期的T4或下一个总线周期的T1的后沿，输出保持响应信号HLDA，从下一个时钟周期开始CPU出让总线控制权，进入总线占用周期；DMA传送结束，掌握总线控制权的总线主设备使HOLD信号变低，并在接着的下降沿使HLDA信号变为无效，系统退出总线占用周期。 (6). 总线空操作 前面我们曾讲过，只有在CPU与存贮器或I/O端口之间传送数据时，CPU才执行相应的总线操作，而当它们之间不传送数据时，则进入总线空闲周期，而总线空闲周期即对应总线空操作。在总线空闲周期内，CPU的各种信号线上的状态维持不变。要注意的是，总线空操作并不意味着CPU不工作，只是总线接口部件BIU不工作，而总线执行部件EU仍在工作，如进行计算、译码、传送数据等。实质上总线空操作期间，是BIU对EU的一种等待。习题与思考： 18086/8088系统中为什么一定要有地址锁存器？需要锁存哪些信息？2若8086CPU工作于最小模式，试指出当CPU完成将AH的内容送到物理地址为 91001H的存储单元操作时，以下哪些信号应为低电平：M/、/S7、 DT/。若CPU完成的是将物理地址91000H单元的内容送到AL中，则上述哪些 信号应为低电平。3什么是引脚的分时复用？请说出8086/8088CPU有哪些引脚是分时复用引脚？其要 解决的问题是什么？第二讲：8088/8086的最大时序与总线标准回 顾：8086/8088CPU的内、外部结构，两种工作模式，最小时序。重点和纲要：最大模式时序与最小的区别），了解总线标准和意义。教学方法、实施步骤时间分配教学手段回 顾5”2板书计算机投影仪多媒体课件等讲 授35” 2提 问3” 2小 结2” 2讨 论5” 2讲授内容：一最大模式下的典型时序(1). 最大模式下的总线读周期 时序图如图120 所示(P23)，与最小模式下的读周期相比，不同的就是读信号考虑加入总线控制器后，它可以由、状态信号来产生和，这两个信号与原相比，不仅明确指出了操作对象，而且信号的交流特性也好，所以我们下面就考虑用它们不用，若用信号的话，则最大模式与最小模式相同。图120最大模式存储器读周期时序 状态：基本同最小模式，不同的是ALE、是由总线控制器发出的。 状态：不同的是此时变成或，送到存贮器或I/O端口。 状态：数据已读出送上数据总线，这时、111进入无源状态。若数据没能及时读出，则同最小模式一样自动插入。 状态：数据消失，状态信号进入高阻，、根据下一个总线周期的类型进行变化。(2). 最大模式下的总线写周期 时序图如图121 所示(P23)，与上述最大模式下的总线读周期相比，就是和成为和，另外还有一组或（比和提前一个T有效），这时（）或（）取代最小模式下的。图121最大模式存储器写周期时序 状态同读周期。 状态或有效，要写入的数据送上DB，有效。 状态或有效，比等慢一个T，、进入无源状态。若需要的话，自动插入。 状态等被撤消，、根据下一总线周期的性质变化，失效，从而停止总线收发器的工作，其它引脚高阻。(3). I/O读/写周期I/O读写周期的时序如图1-22 所示(P24)，与存储器读/写周期的时序基本相同。不同之处在于：一般I/O接口的工作速度较慢，因而需插入等待周期Tw。T1期间只发出16位地址信号，A1916为0。8288发出的读/写命令为/。图122最大模式I/O读写周期时序二、 总线标准与总线体系结构总线是一组信号线的集合，是一种在各模块间传送信息的公共通路。在微机系统中，利用总线实现芯片内部、印刷电路板各部件之间、机箱内各插件板之间、主机与外部设备之间或系统与系统之间的连接与通信。总线是构成微型计算机应用系统的重要技术，总线设计好坏会直接影响整个微机系统的性能、可靠性、可扩展性和可升级性。采用标准总线可以简化系统设计、简化系统结构、提高系统可靠性、易于系统的扩充和更新等等。一、 总线分类与结构1总线规范 机械结构规范。规定模块尺寸、总线插头、边沿连接器等的规格。 功能结构规范。确定引脚名称与功能，以及其相互作用的协议。是总线的核心，通常包括如下内容： 数据线、地址线、读/写控制逻辑线、时钟线和电源线、地线等； 中断机制； 总线主控仲裁 应用逻辑，如握手联络线、复位、自启动、休眠维护等。 电气规范。规定信号逻辑电平、负载能力及最大额定值、动态转换时间等。2总线分类 片内总线在集成电路芯片内部，用来连结各功能单元的信息通路，例如CPU芯片中的内部总线，它是ALU单元和控制器之间的信息通路。 局部总线在印刷电路板上连接各芯片之间的公共通路，例如CPU及其支持芯片与其局部资源之间的通道。这些资源包括在板资源，插在板上局部总线扩展槽上的功能扩展板上的资源。例如PC系列机中的8位ISA、16位ISA、EISA、VESA和PCI等总线标准。 系统总线又称为内总线，是指模块式微型计算机机箱内的底板总线，用来连接构成微型机的各插件板，它可以是多处理机系统中各CPU板之间的通信通道，也可以是用来扩展某块CPU板的局部资源，或为总线上所有CPU板扩展共享资源之间的通信通道。现在较流行的标准化微机系统总线有16位的MULTIBUS I，STDBUS；32位的MULTIBUS II，STD32和VME等。 通信总线又称为外总线，用于微机系统与系统之间，微机系统与外部设备如打印机、盘设备或微机系统和仪器仪表之间的通信通道。这种总线数据传输方式可以是并行(如打印机)或串行。数据传输速率比内总线低。不同的应用场合有不同的总线标准。例如，串行通信的EIARS 232C总线。二、 总线控制方法一般来说，总线上完成一次数据传输要经历以下4个阶段： 申请(Arbitration)占用总线阶段。需要使用总线的主控模块(如CPU或DMAC)。向总线仲裁机构提出占有总线控制权的申请。由总线仲裁机构判别确定，把下一个总线传输周期的总线控制权授给申请者。 寻址(Addressing)阶段。获得总线控制权的主模块，通过地址总线发出本次打算访问的从属模块，如存储器或I/O接口的地址。通过译码使被访问的从属模块被选中，而开始启动。 传数(Aata Transferring)阶段。主模块和从属模块进行数据交换。数据由源模块发出经数据总线流入目的模块。对于读传送，源模块是存储器或I/O接口，而目的模块是总线主控者CPU；对于写传送，则源模块是总线主控者，如CPU，而目的模块是存储器或I/O接口。 结束(Ending)阶段。主、从模块的有关信息均从总线上撤除，让出总线，以便其它模块能继续使用。对于只有一个总线主控设备的简单系统，对总线无需申请、分配和撤除。而对于多CPU或含有DMA的系统，就要有总线仲裁机构，来授理申请和分配总线控制权。总线上的主、从模块通常采用以一定方式用握手信号的电压变化来指明数据传送的开始和结束，用同步、异步或半同步这3种方式之一实现总线传输的控制。1同步总线同步总线所用的控制信号是时钟振荡器，时钟的上升沿和下降沿分别表示一个总线周期的开始和结束。典型的同步协定的定时信号和受控设备的内部结构如图8-1和图8-2所示。图8-1同步协定的定时信号总线时钟信号用来使所有的模块同步在一个共同的时钟基准上。地址和数据信号阴影区的出现有以下几个原因。 因为总线主控器(Bus Master)发出的地址信号经过地址总线到总线受控器(Bus Slave)的译码器译码需要时间，所以地址信号必须在时钟信号到来前提前一段时间到达稳定状态。 当译码器输出选中数据缓冲器后，在写操作时，一旦时钟信号出现在缓冲器的输入端，就把数据总线上的数据打入数据缓冲器内。因此，数据信号必须在时钟信号到达缓冲器前提前一段时间出现在数据总线上，这段时间称为建立时间。为了使写操作稳定，在时钟信号消失后，数据信号在数据总线上还必须停留一段时间，这段时间称为保持时间。对于读操作，地址线与写操作类似，但数据线的作用不同。由图8-1可见，建立时间比保持时间长得多，这是因为建立时间包括受控设备中的译码延迟，同时还包括信号通过不同总线上的门电路会产生不同的滞后延迟。同样，保持时间内也包括滞后延迟。同步系统的主要优点是简单，数据传送由单一信号控制。然而，同步总线在处理接到总线上慢速的受控设备方面存在一系列问题。如对于接到总线上的快慢不同的受控设备，必须降低时钟信号的频率，以满足总线上响应最慢的受控设备的需要。这样，即使低速设备很少被访问，它也会使整个系统的操作速度降低很多。2异步总线 对于具有不同存取时间的各种设备，是不适宜采用同步总线协定的。因为这时总线要以最低速设备的速度运行。因此，如果对高速设备能具有高速操作，而对低速设备能具有低速操作，从而对不同的设备具有不同的操作时间，就可采用异步总线。这种总线叫做“全互锁异步总线”，在总线操作期间两个控制信号(MASTER和SLAVE)交替地变化，即随着一个信号的改变才使另一个信号处于待变化状态。这种方式的互锁保证了地址总线上的信息不会冲突，也不会被丢失或重复接收。在全互锁协定中阴影区表示的意义和同步协定中相同，建立时间至少要足以允许地址译码和缓冲器被选通。保持时间没有表示出来，然而它是存在的。通常保持时间是通过在WRITE完成之后或对于READ是在总线上出现数据之后，延迟SLAVE信号一个保持时间而被加进受控设备的。而主控接收到受控信号的转变之后，使它的动作推迟一个保持时间也同样可以把保持时间加到主控设备上。 全互锁异步协定的优点主要可靠性以及在处理通过较长总线连接且具有各种不同响应时间的设备时的高效率。图8-4 半同步总线的定时信号 半同步总线因为异步总线的传输延迟严重地限制了最高的频带宽度，因此，总线设计师结合同步和异步总线的优点设计出混合式的总线，即半同步总线，半同步总线的定时信号如图8-4所示。这种总线有两个控制信号，即由主控来的CLOCK和受控来的WAIT信号，它们起着异步总线MASTER和SLAVE的作用，但传输延迟是异步总线的一半，这是因为成功的握手只需要一个来回行程。对于快速设备，这种总线本质上是由时钟信号单独控制的同步总线。如果受控设备快得足以在一个时钟周期内作出响应的话，那么它就不发WAIT信号。这时的半同步总线像同步总线一样地工作。如果受控设备不能在一个周期内作出响应，则它就使WAIT信号变高，而主控设备暂停。只要WAIT信号高电平有效，其后的时钟周期就会知道主控设备处于空闲状态，当受控设备能响应时它使WAIT信号变低，而主控设备运用标准同步协定的定时信号接收受控设备的回答。这样，半同步总线就具有同步总线的速度和异步总线的适应性。 12.2 PC总线PC总线又称为在板局部总线。即只是单板机上的I/O扩展总线，不支持多主CPU的并行处理，不存在多CPU共享资源，不存在也不需要总线仲裁。PC机采用开放式的结构，即在底板上设置一些标准扩展插槽(Slot)，要扩充PC机的功能，只要设计符合插槽标准的适配器板，然后将板插入插槽即可。一、ISA 工业标准总线ISA是工业标准体系结构(Industrial Standard Architecture)的缩写，是一种在原始IBM PC引入的8位总线结构，1984年在IBM PC/AT中将其扩展到16位。ISA是现代个人计算机的基础，是目前市场上大多数PC系统采用的主要体系结构。18位ISA总线主要用在早期的IBM PC/XT计算机的底板上，共有8个插槽。常称为IBM PC总线或PC/XT总线。它具有62条“金手指”引脚，引脚间隔为2.54mm。各引脚的安排如图8-5所示。总线信号功能列于表8-1。216位ISA总线1984年IBM公司推出286机（AT机）时，将原来8位的ISA总线扩展为16位的ISA总线，它保持原来8位ISA总线的62个引脚信号，以便原先的8位ISA总线适配器板可以插在AT机的插槽上。同时为使数据总线扩展到16位，地址总线扩展到24位，而增加一个表8-1 8位ISA总线引脚功能元件面焊接面引脚号信号名说明引脚号信号名说明A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A16A17A18A19A20A21A22A23A24A25A26A27A28A29A30A31D7D6D5D4D3D2D1D0AENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0输入I/O校验数据信号，双向数据信号，双向数据信号，双向数据信号，双向数据信号，双向数据信号，双向数据信号，双向数据信号，双向输入I/O准备好输出，地址允许地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向地址信号，双向B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15B16B17B18B19B20B21B22B23B24B25B26B27B28B29B30B31GNDRESETDRv+5vIRQ2（IRQ9）-5vIRQ2-12v+12vGND3DRQ31DRQ10CLKIRQ7IRQ6IRQ5IRQ4IRQ32T/CALE+5vOSCGND地复位电源中断请求2，输入电源-5vDMA通道2请求，输入电源-12v见注电源+12v地存储器写，输出存储器读，输出接口写，双向接口读，双向DMA通道3响应，输出DMA通道3请求，输入DMA通道1响应，输出DMA通道1请求，输入DMA通道0响应，输出系统时钟，输出中断请求，输入中断请求，输入中断请求，输入中断请求，输入中断请求，输入DMA通道2响应，输出计数终点信号，输出地址锁存信号，输出电源+5v振荡信号，输出地延伸的36引脚插槽。新增加的36个引脚排列如图8-6所示，各引脚功能列于表8-2。在16位ISA总线中，新增加的信号说明如下。 地址线高位A20A23，使原来的1M字节的寻址范围扩大到16M字节。同时，又增加了A17A19这3条地址线，这几条线与原来的8位总线的地址线是重复的。因为原先地址线是利用锁存器提供的，锁存过程导致了传送速度降低。在AT微机中，为了提高速度，在36引脚插槽上定义了不采用锁存的地址线A17 A23。 高位数据线D8D15。 数据总线高字节允许信号。该信号与其它地址信号一起，实现对高字节、低字节或一个字(高低字节)的操作。 增加了IRQ10IRQ15中断请求输入信号。其中IRQ13指定给数值协处理器使用。另外，由于16位ISA总线上增加了外部中断的数量，在底板上，是由两块中断控制器(Intel8259)级联实现中断优先级管理的。 采用两块DMA控制器级联使用，其中主控级的DRQ0接从属级的请求信号(HRQ)。同时，不再采用DMA实现动态存储器刷新。故总线上的设备均可使用这7级DMA传送。除原8位ISA总线上的DMA请求信号外，其余的DRQ0，DRQ5DRQ7均定义在引脚为36的插槽上。与此相对应地，DMA控制器提供的响应信号，也定义在该插槽上。表8-2 AT总线新增加的36个引脚功能元件面焊接面引脚号信号名说明引脚号信号名说明C1C2C3C4C5C6C7C8C9C10C11C12C13C14C15C16C17C18A23A22A21A20A19A18A17D8D9D10D11D12D13D14D15高位字节允许高位地址，双向高位地址，双向高位地址，双向高位地址，双向高位地址，双向高位地址，双向高位地址，双向存储器读，双向存储器写，双向高位数据，双向高位数据，双向高位数据，双向高位数据，双向高位数据，双向高位数据，双向高位数据，双向高位数据，双向D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15D16D17D181616IRQ10IRQ11IRQ12IRQ14IRQ150DRQ05DRQ56DRQ67DRQ7+5vGND存储器16位片选信号，输入接口16位片选信号，输入中断请求，输入中断请求，输入中断请求，输入中断请求，输入中断请求，输入DMA通道0响应，输出DMA通道0请求，输入DMA通道5响应，输出DMA通道5请求，输入DMA通道6响应，输出DMA通道6请求，输入DMA通道7响应，输出DMA通道7请求，输入电源+5v主控，输入地 定义了新的和，它们与前面8位ISA总线上的和不同的是后者只在存储器的寻址范围小于1MB时才有效，而前者在整个16MB范围内均有效。 新增。利用该信号，可以使总线插板上设备变为总线主控器，用来控制总线上的各种操作。 是存储器的16位片选信号。如果总线上的某一存储器卡要传送16位数据，则必须产生1