通用寄存器组.doc

一、 实验目的（1） 了解通用寄存器组的用途及对CPU的重要性。（2） 掌握通用寄存器组的设计方法。二、 实验原理通用寄存器组是CPU的重要组成部分。从存储器取来的数据要放在通用寄存器中；从外部设备取来的数据除DMA方式外，要放在通用寄存器中。向存储器输出的数据也是从通用寄存器中取出；向外部设备输出的数据除DMA方式外也是从通用寄存器中取出来的。由于从通用寄存器组中取数据比从存储器或者外部设备取数据快得多，因此参加算术运算和逻辑运算的数据一般是从通用寄存器组中取出，它向算术逻辑单元ALU提供了进行算术运算和逻辑运算所需要的两个操作数，同时又是运算结果的暂存地。通用寄存器组内寄存器的数目与CPU性能有关，CPU性能预告，通用寄存器组内的寄存器数目越多。由于算术逻辑运算需要两个操作数，因此通用寄存器组有两个读端口，负责提供进行算术逻辑单元需要的源操作数和目的操作数。通用寄存器组有1个写端口，负责将运算结果保存到指定的寄存器内。根据通用寄存器组的功能要求，一个只有4个16位寄存器的通用寄存器组的框图如下图所示。在上图所示的电路中，当reset为低电平时，将4个16位寄存器R0R3复位为0。当寄存器的write和sel为高电平时，在时钟信号clk的上升沿将D端的输入D15.0写入寄存器，然后送到寄存器的输出Q15.0。4个寄存器的允许写信号write和外部产生的目的寄存器写信号DRWr直接相连。每个寄存器还有另一个选择信号sel，它决定哪一个寄存器进行写操作。4个寄存器的选择信号分别和2-4译码器产生的sel00、sel01、sel10和sel11相连。只有当1个寄存器被选中时，才允许对该寄存器进行写操作。2-4译码器的输入sel1.0接DR1.0，2-4译码器对2位的输入信号sel1.0进行2-4译码，产生4个输出sel00、sel01、sel10和sel11，分别送往4个寄存器R0、R1、R2、R3的选择端4选1多路选择器1从4个寄存器R0、R1、R2、R3的输出Q15.0选择1路送到DR_data1.0，给算术逻辑单元提供目的操作数；选择信号sel1.0接DR1.0。4选1多路选择器2从4个寄存器R0、R1、R2、R3的输出Q15.0选择一路送到SR_data1.0，给算术逻辑单元提供源操作数；选择信号sel1.0接SR1.0。三、实验要求1、实验设计目标设计一个通用寄存器组，满足以下要求：(1)通用寄存器组有4个16位的寄存器。(2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。(3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数写入DR1.0指定的寄存器。(4)通用寄存器组中有两个读出端口，一个对应算术逻辑单元的目的操作数DR，另一个对应算术逻辑单元的源操作数SR。DR1.0选择目的操作数；SR1.0选择源操作数。(5)设计要求层次设计。底层的设计实体有3个：16位寄存器，具有复位功能和允许写功能；一个2-4译码器，对应寄存器写选择；一个4选1多路开关，负责选择寄存器的读出。顶层设计构成一个完整的通用寄存器组。2、顶层设计实体的引脚要求引脚要求对应关系如下（1）clk对应实验台上的时钟（单脉冲）。（2）reset对应试验台上的CPU复位信号CPU-RST。（3）SR1.0对应试验台开关SA1，SA0。（4）DR1.0对应试验台开关SA3，SA2。（5）DRWr对应试验台开关SA5。（6）目的操作数用实验台上的指示灯A15A0显示，源操作数用试验台上的指示灯R15R0显示。（7）d-input接开关SD15SD0。四、实验步骤（1）将实验台设置成FPGA-CPU独立调试模式，REGSEL=0、CLKSEL=1、FDSEL=0。使用试验台上的单脉冲，即DTEP_CLK短路子短接，短路子RUN_CLK断开。（2）将涉及在QuartusII下输入，编译后下载到TEC_CA上的FPGA中。（3）将下列数据存入寄存器：R0 0x3333R1 0x5555R2 0xAAAAR3 oxFFFF（4）在试验台指示灯A15A0和R15R0上观察各寄存器的值，并填入下表。步骤A15A0R15R0R0R1R2R3R0R1R2R3reset00000000000000000000000000000000R0写入ox333333330000000000003333000000000000R1写入ox555533335555000000003333555500000000R写入oxAAAA33335555AAAA000033335555AAAA0000R1写入oxFFFF3333FFFFAAAA00003333FFFFAAAA0000五、实验体会在本次实验中主要应用的是层次设计的思想， 但是开始因为对原理理解的并不是很到位，所以在开始设计时，层次结构不清晰，将寄存器单独构造成一个实体，对于二四译码器，还有四选一多路器都在进程中编写 ，导致进程和实体之间出现了多驱动错误；并且在引用实体时，原信号和现有的信号量一定要对应恰当，否则会出现错误；当程序调试完毕，要理解如何应用仪器进行测试。通过本次实验，对于寄存器、二四译码器和四选一多路器的原理及综合应用有了很深的了解。学会了如何综合多个部件来完成一个具有综合功能的实验。六、源代码library ieee;use ieee.std_logic_1164.all;entity jicunqi isport ( clk:in std_logic;reset:in std_logic;d_input:in std_logic_vector(15 downto 0);sel:in std_logic;wr :in std_logic;q_output:out std_logic_vector(15 downto 0);end entity;architecture rtl of jicunqi isbegin process(clk,reset) begin if reset=0then q_output=0000000000000000; elsif(clkevent and clk=1)then if(sel=1and wr=1)then q_output q_output q_output q_output q_outputsel00=1;sel01=0;sel02=0;sel03sel00=0;sel01=1;sel02=0;sel03sel00=0;sel01=0;sel02=1;sel03sel00=0;sel01=0;sel02=0;sel03=1; end case; end process;end rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tongyongjicunqi isport( clk:in std_logic; reset: in std_logic; DRWr:in std_logic; DR:in std_logic_vector(1 downto 0); SR:in std_logic_vector(1 downto 0); d_input:in std_logic_vector(15 downto 0); output_Sr: out std_logic_vector(15 downto 0); output_Dr: out std_logic_vector(15 downto 0) );end tongyongjicunqi;architecture behav of tongyongjicunqi iscomponent jicunqi isport( clk:in std_logic; reset:in std_logic; d_input:in std_logic_vector(15 downto 0); sel:in std_logic; wr:in std_logic; q_output:out std_logic_vector(15 downto 0) );end component;component choose4to1 isport (input0,input1,input2,input3:in std_logic_vector(15 downto 0);sel:in std_logic_vector(1 downto 0);q_output:out std_logic_vector(15 downto 0);end component;component compile2_4 isport (sel:in std_logic_vector(1 downto 0); sel00,sel01,sel02,sel03:out std_logic);end component;signal sel00,sel01,sel02,sel03:std_logic;signal out0,out1,out2,out3:std_logic_vector(15 downto 0);begin R0: jicunqi port map (clk,reset,d_input,sel00,DRWr,out0); R1: jicunqi port map (clk,reset,d_input,sel01,DRWr,out1); R2: jicunqi port map (clk,reset,d_input,sel02,DRWr,out2); R3: jicunqi port map (clk,reset,