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FPGAFPGA期末复习大题期末复习大题 库库 班班 级 级 电气电气 N132 姓姓 名 名 学学 号 号 成成 绩 绩 1 IP 核在 EDA 技术和开发中具有十分重要的地位 提供用 VHDL 等硬件描述语言描述的 功能块 但不涉及实现该功能块的具体电路的 IP 核为 A A 软 IP B 固 IP C 硬 IP D 都不是 2 综合是 EDA 设计流程的关键步骤 在下面对综合的描述中 是错误的 D A 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的 网表文件 C 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 D 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并 且这种映射关系是唯一的 即综合结果是唯一的 3 大规模可编程器件主要有 FPGA CPLD 两类 下列对 FPGA 结构与工作原理的描述中 正确的是 C A FPGA 是基于乘积项结构的可编程逻辑器件 B FPGA 是全称为复杂可编程逻辑器件 C 基于 SRAM 的 FPGA 器件 在每次上电后必须进行一次配置 D 在 Altera 公司生产的器件中 MAX7000 系列属 FPGA 结构 4 进程中的变量赋值语句 其变量更新是 A A 立即完成 B 按顺序完成 C 在进程的最后完成 D 都不对 5 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体两 部分 结构体描述 D A 器件外部特性 B 器件的综合约束 C 器件外部特性与内部功能 D 器件的内部功能 6 不完整的 IF 语句 其综合结果可实现 A A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路 7 子系统设计优化 主要考虑提高资源利用率减少功耗 即面积优化 以及提高运行速 度 即速度优化 指出下列哪些方法是面积优化 B 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关 键 路径法 A B C D 8 下列标识符中 是不合法的标识符 B A State0 B 9moon C Not Ack 0 D signall 9 关于 VHDL 中的数字 请找出以下数字中最大的一个 A A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 10 下列 EDA 软件中 哪一个不具有逻辑综合功能 B A Max Plus II B ModelSim C Quartus II D Synplify 11 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一种 表示的过程 在下面对综合的描述中 是错误的 C A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射 的网表文件 B 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并 且这种映射关系不是唯一的 C 综合是纯软件的转换过程 与器件硬件结构无关 D 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 12 基于 EDA 软件的 FPGA CPLD 设计流程为 原理图 HDL 文本输入 综合 适配 编程下载 硬件测试 B 功能仿真 时序仿真 逻辑综合 配置 引脚锁定 A B C D 13 下面对利用原理图输入设计方法进行数字电路系统设计 那一种说法是不正确的 B A 原理图输入设计方法直观便捷 但不适合完成较大规模的电路系统设计 B 原理图输入设计方法无法对电路进行功能描述 C 原理图输入设计方法一般是一种自底向上的设计方法 D 原理图输入设计方法也可进行层次化设计 14 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 正 确的是 A A PROCESS 为一无限循环语句 敏感信号发生更新时启动进程 执行完成后 等待下 一次进程启动 B 敏感信号参数表中 应列出进程中使用的所有输入信号 C 进程由说明部分 结构体部分 和敏感信号参数表三部分组成 D 当前进程中声明的信号也可用于其他进程 15 嵌套使用 IF 语句 其综合结果可实现 A A 带优先级且条件相与的逻辑电路 B 条件相或的逻辑电路 C 三态控制电路 D 双向控制电路 16 电子系统设计优化 主要考虑提高资源利用率减少功耗 即面积优化 以及提高运行 速度 即速度优化 指出下列那种方法不属于速度优化 A A 资源共享 B 流水线设计 C 寄存器配平 D 关键路径法 17 在一个 VHDL 设计中 idata 是一个信号 数据类型为 integer 下面哪个赋值语句是不正 确的 D A idata 16 20 B idata 32 B idata 16 A E1 C idata B 1010 18 下列 EDA 软件中 哪一不具有时序仿真功能 D A Max Plus II B Quartus II C ModelSim D Synplify 19 IP 核在 EDA 技术和开发中具有十分重要的地位 提供用 VHDL 等硬件描述语言描述 的功能块 但不涉及实现该功能块的具体电路的 IP 核为 D A 瘦 IP B 固 IP C 胖 IP D 都不是 20 进程中的信号赋值语句 其信号更新是 C A 按顺序完成 B 比变量更快完成 C 在进程的最后完成 D 都不对 21 大规模可编程器件主要有 FPGA CPLD 两类 下列对 CPLD 结构与工作原理的描述中 正确的是 C D A CPLD 是基于查找表结构的可编程逻辑器件 B CPLD 即是现场可编程逻辑器件的英文简称 C 早期的 CPLD 是从 GAL 的结构扩展而来 D 在 Xilinx 公司生产的器件中 XC9500 系列属 CPLD 结构 22 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一 种表示的过程 在下面对综合的描述中 A 是正确的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的 网表文件 B 综合是纯软件的转换过程 与器件硬件结构无关 C 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为强制综合 D 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并且 这种映射关系是唯一的 23IP 核在 EDA 技术和开发中具有十分重要的地位 IP 分软 IP 固 IP 硬 IP 下列所描述 的 IP 核中 对于硬 IP 的正确描述为 D A 提供用 VHDL 等硬件描述语言描述的功能块 但不涉及实现该功能块的具体电路 B 提供设计的最总产品 模型库 C 以网表文件的形式提交用户 完成了综合的功能块 D 都不是 24 基于 EDA 软件的 FPGA CPLD 设计流程为 原理图 HDL 文本输入 D 综 合 适配 编程下载 硬件测试 功能仿真 时序仿真 逻辑综合 配置 引脚锁定 A B C D 25 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 不 正确的是 C A PROCESS 为一无限循环语句 敏感信号发生更新时启动进程 执行完成后 等待 下一次进程启动 B 敏感信号参数表中 不一定要列出进程中使用的所有输入信号 C 进程由说明部分 结构体部分 和敏感信号三部分组成 D 当前进程中声明的变量不可用于其他进程 26 电子系统设计优化 主要考虑提高资源利用率减少功耗 即面积优化 以及提高运行 速度 即速度优化 指出下列那种方法不属于速度优化 B A 流水线设计 B 串行化 C 关键路径法 D 寄存器配平 27 在一个 VHDL 设计中 idata 是一个信号 数据类型为 integer 数据范围 0 to 127 下面 哪个赋值语句是正确的 C A idata 32 B idata 16 A0 C idata 16 7 E1 D idata B 1010 28 关于 VHDL 中的数字 请找出以下数字中最大的一个 A A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 29 下列 EDA 软件中 哪一个不具有逻辑综合功能 B A Max Plus II B ModelSim C Quartus II D Synplify 30 子系统设计优化 主要考虑提高资源利用率减少功耗 即面积优化 以及提高运 行速度 即速度优化 指出下列哪些方法是面积优化 B 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关 键 路径法 A B C D 31 下列标识符中 是不合法的标识符 B A State0 B 9moon C Not Ack 0 D signall 32 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体 两部分 结构体描述 B A 器件外部特性 B 器件的内部功能 C 器件的综合约束 D 器件外部特性与内部功能 33 嵌套的 IF 语句 其综合结果可实现 D A 条件相与的逻辑 B 条件相或的逻辑 C 条件相异或的逻辑 D 三态控制电路 34 在一个 VHDL 设计中 Idata 是一个信号 数据类型为 std logic vector 试指出下面 那个赋值语句是错误的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata B 21 35 在 VHDL 语言中 下列对时钟边沿检测描述中 错误的是 D A if clk event and clk 1 then B if falling edge clk then C if clk event and clk 0 then D if clk stable and not clk 1 then 36 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于 C A ROM B CPLD C FPGA D GAL 37 下列是 EDA 技术应用时涉及的步骤 A 原理图 HDL 文本输入 B 适配 C 时序仿真 D 编程下载 E 硬件测试 F 综合 请选择合适的项构成基于 EDA 软件的 FPGA CPLD 设计流程 A F B C D E 38PLD 的可编程主要基于 A LUT 结构 或者 B 乘积项结构 请指出下列两种可编程逻辑基于的可编程结构 FPGA 基于 A CPLD 基于 B 39 在状态机的具体实现时 往往需要针对具体的器件类型来选择合适的状态机编码 对于 A FPGA B CPLD 两类器件 一位热码 状态机编码方式 适合于 A 器件 顺序编码 状态机编码方式 适合于 B 器件 40 下列优化方法中那两种是速度优化方法 B D A 资源共享 B 流水线 C 串行化 D 关键路径优化 41 基于 VHDL 设计的仿真包括有 门级时序仿真 行为仿真 功能仿真和 前端功 能仿真这四种 按照自顶向下的设计流程 其先后顺序应该是 D A B C D 42 IP 核在 EDA 技术和开发中具有十分重要的地位 IP 分软 IP 固 IP 硬 IP 下列 所描述的 IP 核中 对于固 IP 的正确描述为 D A 提供用 VHDL 等硬件描述语言描述的功能块 但不涉及实现该功能块的具体电路 B 提供设计的最总产品 模型库 C 以可执行文件的形式提交用户 完成了综合的功能块 D 都不是 43 下面对利用原理图输入设计方法进行数字电路系统设计 哪一种说法是正确的 B A 原理图输入设计方法直观便捷 很适合完成较大规模的电路系统设计 B 原理图输入设计方法一般是一种自底向上的设计方法 C 原理图输入设计方法无法对电路进行功能描述 D 原理图输入设计方法不适合进行层次化设计 44 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 不正确的是 D A PROCESS 为一无限循环语句 B 敏感信号发生更新时启动进程 执行完成后 等待下一次进程启动 C 当前进程中声明的变量不可用于其他进程 D 进程由说明语句部分 并行语句部分和敏感信号参数表三部分组成 45 对于信号和变量的说法 哪一个是不正确的 A A 信号用于作为进程中局部数据存储单元 B 变量的赋值是立即完成的 C 信号在整个结构体内的任何地方都能适用 D 变量和信号的赋值符号不一样 46 下列状态机的状态编码 方式有 输出速度快 难以有效控制非法状态出现 这个特点 A A 状态位直接输出型编码 B 一位热码编码 C 顺序编码 D 格雷编码 47 VHDL 语言共支持四种常用库 其中哪种库是用户的 VHDL 设计现行工作库 D A IEEE 库 B VITAL 库 C STD 库 D WORK 工作库 48 下列 4 个 VHDL 标识符中正确的是 B A 10 128 B 16 E E1 C 74HC124 D X 16 49 下列语句中 不属于并行语句的是 B A 进程语句 B CASE 语句 C 元件例化语句 D WHEN ELSE 语句 50 基于 EDA 软件的 FPGA CPLD 设计流程 以下流程中哪个是正确的 C A 原理图 HDL 文本输入 适配 综合 时序仿真 编程下载 功能仿真 硬件测试 B 原理图 HDL 文本输入 功能仿真 综合 时序仿真 编程下载 适配 硬件测试 C 原理图 HDL 文本输入 功能仿真 综合 适配 时序仿真 编程下载 硬件测试 D 原理图 HDL 文本输入 适配 时序仿真 编程下载 功能仿真 综合 硬件测试 51 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一 种表示的过程 在下面对综合的描述中 是错误的 A A 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 并且该过程与器 件硬件结构无关 B 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 C 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程 映 射结果不唯一 D 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的 网表文件 52 FPGA 的可编程是主要基于什么结构 A A 查找表 LUT B ROM 可编程 C PAL 可编程 D 与或阵列可编程 53 IP 核在 EDA 技术和开发中具有十分重要的地位 提供用 VHDL 等硬件描述语言描述的 功能块 但不涉及实现该功能块的具体电路的 IP 核为 D A 胖 IP B 瘦 IP C 硬 IP D 都不是 54 串行化设计是一种优化方式 下列哪一项对串行化设计描述正确 C A 面积优化方法 同时有速度优化效果 B 速度优化方法 不会有面积优化效果 C 面积优化方法 不会有速度优化效果 D 速度优化方法 可能会有面积优化效果 55 在VHDL语言中 下列对时钟边沿检测描述中 错误的是 B A if clk event and clk 1 then B if clk stable and not clk 1 then C if rising edge clk then D if not clk stable and clk 1 then 56 状态机编码方式中 哪种编码速度较快而且输出没有毛刺 C A 一位热码编码 B 格雷码编码 C 状态位直接输出型编码 D 都不是 57 不完整的 IF 语句 其综合结果可实现 D A 三态控制电路 B 条件相或的逻辑电路 C 双向控制电路 D 时序逻辑电路 58 以下对于进程 PROCESS 的说法 正确的是 C A 进程之间可以通过变量进行通信 B 进程内部由一组并行语句来描述进程功能 C 进程语句本身是并行语句 D 一个进程可以同时描述多个时钟信号的同步时序逻辑 59 关于 VHDL 中的数字 请找出以下数字中数值最小的一个 C A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 1 CPLD 复杂可编程逻辑器件 2 HDL 硬件描素语言 3 LUT 查找表 4 ASIC 专用集成电路 5 SOC 单芯系统 6 JTAG 联合测试行动小组 边界标捕 7 VHDL 超高速集成电路硬件描述语言 8 FPGA 现场可编程门阵列 9 RTL 寄存器传输级 10 SOPC 可编程片上系统 11 SOPC 单芯可编程系统 12 EAB 嵌入式阵列块 13 LPM 参数可定制宏模块库 14 UART 串口 通用异步收发器 15 ISP 在系统编程 16 IEEE 电子电气工程师协会 17 LAB 逻辑阵列块 18 GAL 通用阵列逻辑 19 IP 知识产权 20 HDL 硬件描素语言 21 EDA 电子设计自动化 22 Synthesis 综合 23 PCB 印刷电路板 24 RTL 寄存器传输级 25 LPM 参数可设置模块库 26 FSM 有限状态机 程序填空 下面程序是带异步复位 同步置数和移位使能的 8 位右移移位寄存器的 VHDL 描述 试补充完整 library ieee use ieee std logic 1164 all entity sreg8b is port clk rst in std logic load en in std logic din in std logic vecter 7 downto 0 qb out std logic end sreg8b architecture behav of sreg8b is signal reg8 std logic vector 7 downto 0 begin process clk rst load en begin if rst 1 then 异步清零 reg8 0 elsif clk event and clk 1 then 边沿检测 if load 1 then 同步置数 reg8 din elsif en 1 then 移位使能 reg8 6 downto 0 reg8 7downto1 end if end if end process qb reg8 0 输出最低位 end behav 下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述 试补充完整 N bit Up Counter with Load Count Enable and Asynchronous Reset library ieee use IEEE std logic 1164 all use IEEE std logic unsigned all use IEEE std logic arith all entity counter n is generic width integer 8 port data in std logic vector width 1 downto 0 load en clk rst in std logic q out std logic vector width 1 downto 0 end counter n architecture behave of counter is signal count std logic vector width 1 downto 0 begin process clk rst begin if rst 1 then count 0 清零 elsif clk event and clk 1 then 边沿检测 if load 1 then count data elsif en 1 then count count 1 if end if end process q count end behave 下面程序是 n 输入与门的 VHDL 描述 试补充完整 LIBRARY IEEE 8位分频器程序设计 USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY PULSE IS PORT CLK IN STD LOGIC D IN STD LOGIC VECTOR 7 DOWNTO 0 FOUT OUT STD LOGIC END ARCHITECTURE one OF PULSE IS SIGNAL FULL STD LOGIC BEGIN P REG PROCESS CLK VARIABLE CNT8 STD LOGIC VECTOR 7 DOWNTO 0 BEGIN IF CLK EVENT AND CLK 1 THEN IF CNT8 11111111 THEN CNT8 D 当CNT8计数计满时 输入数据D被同步预置给计数器CNT8 FULL 1 同时使溢出标志信号FULL输出为高电平 ELSE CNT8 CNT8 1 否则继续作加1计数 FULL 0 且输出溢出标志信号FULL为低电平 END IF END IF END PROCESS P REG P DIV PROCESS FULL VARIABLE CNT2 STD LOGIC BEGIN IF FULL EVENT AND FULL 1 THEN CNT2 NOT CNT2 如果溢出标志信号FULL为高电平 D触发器输出取反 IF CNT2 1 THEN FOUT 1 ELSE FOUT 0 END IF END IF END PROCESS P DIV END 下面程序是一个 10 线 4 线优先编码器的 VHDL 描述 试补充完整 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY coder IS PORT din IN STD LOGIC VECTOR 9 DOWNTO 0 output OUT STD LOGIC VECTOR 3 DOWNTO 0 END coder ARCHITECTURE behav OF CODER IS SIGNAL SIN STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS DIN BEGIN IF din 9 0 THEN SIN 1001 ELSIF din 8 0 THEN SIN 1000 ELSIF din 7 0 THEN SIN 0111 ELSIF din 6 0 THEN SIN 0110 ELSIF din 5 0 THEN SIN 0101 ELSIF din 4 0 THEN SIN 0100 ELSIF din 3 0 THEN SIN 0011 ELSIF din 2 0 THEN SIN 0010 ELSIF din 1 0 THEN SIN 0001 ELSE SIN 0000 END IF END PROCESS Output int reg int reg int reg int reg int reg int reg NULL END CASE END IF END PROCESS Datout int reg connect internal register to dataout port END bhv 下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述 试补充完整 N bit Up Counter with Load Count Enable and Asynchronous Reset library ieee use IEEE std logic 1164 all use IEEE std logic unsigned all use IEEE std logic arith all entity counter n is generic width integer 8 port data in std logic vector width 1 downto 0 load en clk rst in std logic q out std logic vector width 1 downto 0 end counter n architecture behave of counter n is signal count std logic vector width 1 downto 0 begin process clk rst begin if rst 1 then count 0 清零 elsif lk event and clk 1 then 边沿检测 if load 1 then count data elsif en 1 then count count 1 if end if end process q count end behave 下面程序是一个 16 位数控分频器的 VHDL 描述 试补充完整 library IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC unsigeed all ENTITY PULSE16 IS PORT CLK IN STD LOGIC LOAD IN STD LOGIC D IN STD LOGIC vector 15 DOWNTO 0 FOUT OUT STD LOGIC END architecture one OF PULSE16 IS SIGNAL FULL STD LOGIC BEGIN P REG PROCESS CLK variable CNT16 STD LOGIC VECTOR 15 DOWNTO 0 BEGIN IF CLK EVENT AND CLK 1 THEN IF THEN LOAD 高电平置数 CNT16 D FULL 0 ELSE IF CNT16 1111111111111111 THEN CNT16 D FULL 1 ELSE CNT16 cnt16 1 计数加 1 FULL 0 END IF END IF end if END PROCESS P REG P DIV PROCESS full 溢出信号为敏感信号 VARIABLE CNT2 STD LOGIC BEGIN IF full event and full 1 THEN FULL 上升沿判断 CNT2 NOT CNT2 FOUT 0 计数器清零复位 else if clk event and clk 1 then 上升沿判断 if en 1 then if cqi 3 downto 0 1001 then 比较低4位 cqi cqi 1 计数加1 else if cqi 7 downto 4 0 end if cqi 3 downto 0 0000 低4位清零 end if end if end if end if if cqi 10011001 then 判断进位 输出 cout 1 else cout 0 end if cq cqi end process end architecture bhv VHDL 程序设计 15 分 设计一数据选择器 MUX 其系统模块图和功能表如下图所示 试采用下面三种方式中的 两种来描述该数据选择器 MUX 的结构体 MUX SEL 1 0 AIN 1 0 BIN 1 0 COUT 1 0 SELCOUT 00 01 10 11 OTHERS A or B A xor B A nor B A and B XX a 用 if 语句 b 用 case 语句 c 用 when else 语句 Library ieee Use ieee std logic 1164 all Entity mymux is Port sel in std logic vector 1 downto 0 选择信号输入 Ain Bin in std logic vector 1 downto 0 数据输入 Cout out std logic vector 1 downto 0 End mymux Architecture one of mymux is Begin Process sel ain bin Begin If sel 00 then cout ain or bin Elsif sel 01 then cout ain xor bin Elsif sel 10 then cout ain and bin Else cout cout cout cout cout ain nor bin End case End process End two Architecture three of mymux is Begin Cout ain or bin when sel 00 else Ain xor bin when sel 01 else Ain and bin when sel 10 else ain nor bin End three 根据原理图写出相应的 VHDL 程序 15 分 Library ieee Use ieee std logic 1164 all Entity mycir is Port din clk in std logic Qout out std logic End mycir Architecture behave of mycir is Signal a b c Begin Qout c nand a xor b Process clk Begin If clk event and clk 1 then A din B A C B End if End process End behave 根据原理图写出相应的 VHDL 程序 10 分 六 根据原理图写出相应的 VHDL 程序 10 分 Library ieee Use ieee std logic 1164 all Entity mycir is Port A B clk in std logic Qout out std logic End mycir Architecture behave of mycir is Signal ta tb tc Begin tc ta nand tb Process clk Begin If clk event and clk 1 then Ta A Tb B End if End process Process clk tc Begin If clk 1 then Qout c End if End process End behave 阅读下列VHDL程序 画出原理图 RTL级 10分 library ieee use ieee std logic 1164 all entity lfsr is port clk in std logic clr in std logic d in std logic mout out std logic end lfsr architecture rtl of lfsr is signal sreg std logic begin shift p process clk clr variable s std logic begin if clr 1 then s 0 elsif rising edge clk then s sreg xor not d end if sreg s end process mout sreg end rtl 写 VHDL 程序 20 分 1 设计一个 3 8 译码器 输入端口 din 输入端 位宽为 3 位 EN 译码器输出使能 高电平有效 输出端口 xout 译码器输出 低电平有效 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY DECODE3 8 IS PORT DIN IN STD LOGIC VECTOR 2 DOWNTO 0 EN IN STD LOGIC XOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 END DECODE3 8 ARCHITECTURE ONE OF DECODE3 8 IS BEGIN PROCESS DIN EN BEGIN IF EN 1 THEN IF DIN 111 THEN XOUT 11111110 ELSIF DIN 110 THEN XOUT 11111101 ELSIF DIN 101 THEN XOUT 11111011 ELSIF DIN 100 THEN XOUT 11110111 ELSIF DIN 011 THEN XOUT 11101111 ELSIF DIN 010 THEN XOUT 11011111 ELSIF DIN 001 THEN XOUT 10111111 ELSE XOUT 11111011 END IF END PROCESS END ONE 2 看下面原理图 写出相应 VHDL 描述 DQ DFF DQ DFF OR yout OUTPUT xin INPUT clk INPUT LIBARRY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MYCIR IS PORT XIN CLK IN STD LOGIC YOUT OUT STD LOGIC END MYCIR ARCHITECTURE ONE OF MYCIR IS SIGNAL A B C BEGIN B XIN OR A PROCESS CLK BEGIN IF CLK EVENT AND CLK 1 THEN A C C B END IF END PROCESS YOUT C END ONE 阅读下列 VHDL 程序 画出相应 图 10 分 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY three IS PORT clk d IN STD LOGIC dout OUT STD LOGIC END ARCHITECTURE bhv OF three IS SIGNAL tmp STD LOGIC BEGIN P1 PROCESS clk BEGIN IF rising edge clk THEN Tmp d dout tmp END IF END PROCESS P1 END bhv 2 看下面原理图 写出相应 VHDL 描述 Library ieee Use ieee std logic 1164 all Entity mycir is Port ain bin clk in std logic Cout out std logic End mycir Architecture one of mycir is Signal tb tc Begin Process clk begin If clk event and clk 1 then tb bin end if End process Process clk tc begin If clk 1 then cout tc end if End process Tc ain xor tb End one 五 阅读下列 VHDL 程序 画出原理图 RTL 级 10 分 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY three IS PORT clk d IN STD LOGIC dout e OUT STD LOGIC END ARCHITECTURE bhv OF three IS SIGNAL tmp STD LOGIC BEGIN P1 PROCESS clk BEGIN IF rising edge clk THEN Tmp d dout not tmp END IF END PROCESS P1 e tmp xor d END bhv 六 写 VHDL 程序 20 分 1 设计一个 N 输入的并入串出左移移位寄存器 参数 N 并行输入数据位宽为 N 输入端口 DIN 并行输入数据 LOAD 装载信号 高电平装载 CLK 时钟信号 输出端口 YOUT 移位输出 1 位 6 阅读下列 VHDL 程序 画出相应 图 10 分 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY TRIS IS PORT CONTROL IN STD LOGIC INN IN STD LOGIC Q INOUT STD LOGIC Y OUT STD LOGIC END TRIS ARCHITECTURE ONE OF TRIS IS BEGIN PROCESS CONTROL INN Q BEGIN IF CONTROL 0 THEN Y Q Q Z ELSE Q INN Y Z END IF END PROCESS END ONE 1 试描述一个带进位输入 输出的 8 位全加器 端口 A B 为加数 CIN 为进位输入 S 为加和 COUT 为进位输出 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY ADDER8 IS PORT A B IN STD LOGIC VECTOR 7 DOWNTO 0 CIN IN STD LOGIC COUT OUT STD LOGIC S OUT STD LOGIC VECTOR 7 DOWNTO 0 END ADDER8 ARCHITECTURE ONE OF ADDER8 IS SIGNAL TS STD LOGIC VECTOR 8 DOWNTO 0 BEGIN TS 0 S TS 7 DOWNTO 0 COUT TS 8 END ONE LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MYCIR IS PORT A CLK IN STD LOGIC C B OUT STD LOGIC END MYCIR ARCHITECTURE BEHAV OF MYCIR IS SIGNAL TA STD LOGIC BEGIN PROCESS A CLK BEGIN IF CLK EVENT AND CLK 1 THEN TA A B TA C A AND TA END IF END PROCESS END BEHAV 七 综合题 20 分 一 已知状态机状态图如图 a 所示 完成下列各题 图 a 状态图 图 b 状态机结构图 1 试判断该状态机类型 并说明理由 该状态机为该状态机为 mooremoore 型状态机 输出数据型状态机 输出数据 outaouta 和输入和输入 inaina 没有直接逻辑关系 没有直接逻辑关系 outaouta 是时是时 钟钟 clkclk 的同步时序逻辑 的同步时序逻辑 st0st1 st2st3 in a 00 in a 00 in a 01 in a 01 in a 11 in a 11 in a 11 in a 11 out a 0101 out a 1000 out a 1100 out a 1101 REGCOM clk reset in a out a c state n state 2 根据状态图 写出对应于结构图 b 分别由主控组合进程和主控时序进程组成的 VHDL 有限状态机描述 Library ieee Use ieee std logic 1164 all Entity mooreb is Port clk reset in std logic Ina in std logic vector 1 downto 0 Outa out std logic vector 3 downto 0 End mooreb Architecture one of mooreb is Type ms state is st0 st1 st2 st3 Signal c st n st ms state Begin Process clk reset Begin If reset 1 then c st st0 Elsif clk event and clk 1 then c st if ina 00 then n st st0 Else n st st1 End if Outa if ina 00 then n st st1 Else n st st2 End if Outa if ina 11 then n st st0 Else n st st3 End if Outa if ina 11 then n st st3 Else n st st0 End if Outa n st st0 End case End process End one 3 若已知输入信号如下图所示 分析状态机的工作时序 画出该状态机的状态转换值 c state 和输出控制信号 out a 4 若状态机仿真过程中出现毛刺现象 应如何消除 试指出两种方法 并简单说明其原理 方法方法 1 添加辅助进程对输出数据进行锁存 添加辅助进程对输出数据进行锁存 方法方法 2 将双进程状态机改写为单进程状态机 其输出也是锁存过了 故能消除毛刺 将双进程状态机改写为单进程状态机 其输出也是锁存过了 故能消除毛刺 方法方法 3 使用状态位直接输出型状态机编码方式 其输出直接由当前状态输出 也没有毛刺 使用状态位直接输出型状态机编码方式 其输出直接由当前状态输出 也没有毛刺 七 综合题 20 分 根据如下所示状态图及其状态机结构图 回答问题 S0 S1 S2 S3 ina 101 outa 0010 ina 111 outa 1100 outa 1001 outa 1111 ina 101 outa 1101 ina 011 outa 1110 ina 100 and ina 011 ina 100 ina 000 ina 110 ina 011 FSM CLK RESET ina outa REG COM CLK RESET SIGNAL1 SIGNAL2 ina outa a b c 1 试判断该状态机类型 并说明理由 改状态机可以为 mealy 型状态机 当输入 ina 变化时可影响输出 outa 立即变化 2 请问如何消除状态机输出信号毛刺 试列出至少两种方法 并说明理由 方法 1 添加辅助进程对输出数据进行锁存 方法 2 将双进程状态机改写为单进程状态机 其输出也是锁存过了 故能消除毛刺 方法 3 使用状态位直接输出型状态机编码方式 其输出直接由当前状态输出 也没有毛刺 3 试由 b c 两图中任选一图写出其完整的 VHDL 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY EX7 IS PORT CLK RESET IN STD LOGIC INA IN STD LOGIC VECTOR 2 DOWNTO 0 OUTA OUT STD LOGIC VECTOR 3 DOWNTO 0 END EX7 MOORE型状态机型状态机 ARCHITECTURE ONE OF EX7 IS TYPE STATE IS S0 S1 S2 S3 SIGNAL C ST STATE BEGIN PROCE