EDA实验1.doc

闽 江 学 院 电 子 系实 验 报 告学生姓名：赖金水班级：09电信本2 班学 号：120091003226课程：EDA实验一、 实验题目：组合逻辑电路的设计二、 实验地点：A210三、 实验目的：1.熟悉quartus2的VHDL的文件设计全过程，学习简单组合逻辑电路的设计，多层次的电路设计，仿真和硬件测试。2.加深FPGACPLD的设计过程，并比较原理图输入和文本输入的优势。四、 实验内容：利用quartus2完成2选1多路选择器的文本编辑好仿真测试等步骤。最后在实验系统上进行硬件测试，验证本项目的功能。VHDL语言程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY muxa IS PORT ( a, b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC );END ENTITY muxa;ARCHITECTURE one OF muxa IS BEGIN y new,，在new窗口中选择vector waveform file选项。单机 ok，即出现空白的波形编译器，在name下双击鼠标出现 node finder窗口 在filter下拉选项中选pin 然后单击 list 就能找到工程的所有端口引脚名，然后进行波形输入。最后保存，然后启动仿真器，选择processstart simulation，直到出现simulation was successful ，仿真结束2将上述的多路选择器堪称是一个元件 mux21a，利用于艳丽图书出发完成3选一多路选择器，并存于同一目录编译，综合，仿真本例程，并对其仿真波形进行分析说明。最后硬件测试3.以一位全加器为基本元件，用力划语句写出8位并行2进制全加器的定存文件，编译，综合，仿真本例程，并对其仿真南波形作出分析说明。最后硬件测试VHD语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY H_ADDER ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END ;ARCHITECTURE ONE OF H_ADDER ISBEGINSO = A XOR B;CO AIN, B = BIN, CO = D, SO = E);U2 : H_ADDER PORT MAP(A = E, B = CIN, CO = F, SO = SUM);COUT AIN(0), BIN = BIN(0), CIN = CIN, SUM = SUM(0), COUT = C1);U2 : F_ADDER PORT MAP(AIN = AIN(1), BIN = BIN(1), CIN = C1, SUM = SUM(1), COUT = C2);U3 : F_ADDER PORT MAP(AIN = AIN(2), BIN = BIN(2), CIN = C2, SUM = SUM(2), COUT = C3);U4 : F_ADDER PORT MAP(AIN = AIN(3), BIN = BIN(3), CIN = C3, SUM = SUM(3), COUT = C4);U5 : F_ADDER PORT MAP(AIN = AIN(4), BIN = BIN(4), CIN = C4, SUM = SUM(4), COUT = C5);U6 : F_ADDER PORT MAP(AIN = AIN(5), BIN = BIN(5), CIN = C5, SUM = SUM(5), COUT = C6);U7 : F_ADDER PORT MAP(AIN = AIN(6), BIN = BIN(6), CIN = C6, SUM = SUM(6), COUT = C7);U8 : F_ADDER PORT MAP(AIN = AIN(7), BIN = BIN(7), CIN = C7, SUM = SUM(7), COUT = COUT);END ONE;4.七段数码管译码器VHDL 语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity disaply isport(a:in std_logic_vector(3 downto 0);led7s:out std_logic_vector(6 downto 0);end;architecture one of disaply isbeginprocess(a)begincase a iswhen 0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;end case;end process;end;五、 实验中遇到的问题及解决方法：实验中总体遇到的问题就是，在进行硬件测试的过程中，对于引脚锁定，及模式选则过程中容易引脚锁错，及模式选择不当，造成现象不易看懂，最后我通过熟读实验讲义后直到了在不同的模式下得功能