自控数字电路实验讲义.doc

数字电路与逻辑设计实验实验一 SSI组合逻辑电路的分析及应用实验性质：设计性一.实验目的1.掌握数字电子技术实验仪及示波器的使用方法，学会门电路逻辑功能的测试；2. 掌握小规模组合逻辑电路的分析及设计应用；二.实验原理 三.实验仪器及器件便携式电子技术实验仪数字万用表示波器74HC00、74HC86、74HC32 四.预习要求复习CMOS与非门（00）、异或门（86）、或门（32）的逻辑功能及真值表。熟悉集成芯片74HC00、20、32的管脚图。熟悉便携式电子技术实验仪的使用。熟悉示波器的使用方法。五.实验内容逻辑门功能测试电路如图4-1-1所示，测试两输入端与非门（74HC00）、两输入端异或门（74HC86）、两输入端或门（74HC32）的逻辑功能。将测试结果填入表4-1-1中。 图4-1-1 门电路功能测试表4-1-1 输 入 输 出ABF1F2F3F3电压/V00011011 各种逻辑门的功能变换用两输入端的与非门74HC00实现下列功能： 或非门： ，画出逻辑电路图，测试并将结果填入表4-1-2中。 异或门：，画出逻辑电路图，测试并将结果填入表4-1-3中。表4-1-2 输 入输 出A BY00110101 表4-1-3 A BY00110101全加器 需要进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位数，称之为全加，实现全加运算的逻辑电路叫全加器。根据全加器的功能，列出真值表如表4-1-4所示。其中Ai 、Bi 分别是被加数和加数，Ci-1 为相邻低位进来的进位数，Ci 为向相邻高位的进位数，Si为全加和。表4-1-4AiBiCi-1SiCi0000111100110011010101010110100100010111 要求：根据真值表写出全加器的最简逻辑表达式，绘出逻辑电路图。设计一个多数表决电路。它有三个输入端，一个输出端，当有两个或三个输入为高电平时，输出高电平，否则输出为低电平。试用与非门实现该电路。要求列真值表、写出逻辑表达式并绘出逻辑电路图。思考题：输血判断电路（选做）人类有四种血型：A、B、AB、O，输血时，输血者和受血者必须符合图4-1-4所示的规定，否则有生命危险。试设计一个电路，判断输血者和受血者血型是否符合规定。如符合，则输出为“1”，否则为“0”。要求列出真值表，写出逻辑表达式，画出逻辑电路图。（提示：可用两个自变量的组合代表输血者血型，另外两个自 变量的组合代表受血者血型，用输出变量代表是否符合规定。） 图4-1-4 血型判断电路六.实验报告要求按“五.实验内容”的要求写出设计的全过程，记录实验结果。 实验二 MSI组合逻辑电路设计实验性质：设计性一. 实验目的检测及熟悉几种无记忆逻辑电路元件。 学习MSI组合逻辑电路的应用设计。二.实验原理1.门电路是最基本的无记忆逻辑单元，以往设计组合电路时总是力图减少所用门电路的数目。近年来，由于中规模和大规模甚至超大规模集成电路的大生产以价格越来越低，设计组合电路的方法有所改变。在设计中，尽量根据电路的主要特性选用已有的具有标准功能的中、大规模集成芯片，而门电路之类的小规模芯片则用来作为各种中规模芯片之间的接口，以协调它们的工作，这样设计的电路工作可靠，设计者所花的时间少。例如：对于逻辑表达式，可以用门电路组合而成。如果我们用异或门74HC86来实现就简单的多：。所以，用MSI可使逻辑电路设计更为节省时间，所用集成电路的个数也显著减少。 2.常用的中规模集成组合电路四位全加器74HC283全加器芯片74HC283的管脚排列见附表。它能实现四位二进制数的全加。A4、A3、A2、A1表示加数，B4、B3、B2、B1表示被加数。4、3、2、1分别表示每位的加数和。C0是低位的进位数，C4是向高位的进位。若进行四位二进制数的全加，只需一块这样的芯片，用起来很方便。另外还有一位全加器74HC183、二位全加器74HC82，可根据需要进行选择。数据选择器74HC153数据选择器是根据多位数码的编码情况将其中一位数码由输出端送出去的电路。74HC153双四选一数据选择器中装有两个四选一的数据选择器，它们各有四个数据输入端C4、C3、C2、C1，一个输出端Y和一个控制许可端G，管脚见附录。控制许可端G=1时，传输通道被封锁，输入的数据不能传送出去。B、A是编码选择端，两路选择器公用。表4-4-1为其真值表。表4-4-1编码选择控制许可数据输入输出B AGC4 C3 C2 C1Y0 00 00 X X X 0X X X 1010 10 10X X 0 XX X 1 X011 01 00X 0 X XX 1 X X011 11 100 X X X1 X X X01X X1X X X X0注：X为0或1还有一种芯片74HC151，它是八选一的数据选择器。用数据选择器来实现某些逻辑函数有时是很方便的。例：用74HC153设计一个组合电路，当某三位二进制数D2 D1 D0为质数时，其输出为1。否则输出为0。我们知道，07的质数为1、2、3、5、7。现将可能出现的几种情况列于表3-4-2中。从表3-4-2中可见，除了D2 D1 =01两种情况一定为质数，输出必为1以外，其余6种情况，是否为质数完全由D0决定。因此可采用四选一数据选择器，以D2 D1 为编码选择信号，加到B、A两端，将D0和1分别加到数据输入端，来实现前述要求。相应的逻辑电路如图4-4-1所示。表4-4-2 质数指示电路真值表十进制数D2 D1 D0质数？输出010 0 00 0 101D0230 1 00 1 1111451 0 01 0 101D0671 1 01 1 101D0 图4-4-1 3/8线译码器74HC1383/8线译码器的功能是将输入的数据，根据译码选择，从选中的地址线上传送出来。3/8线译码器的管脚排列见附录，其真值表如表4-4-3所示。当74HC138作为多路分配器工作时，数据可以从G1端输入，也可以由G2A端、G2B端输入。当数据由G1端输入，G2A+G2B=0时，则G1端的输入数据由译码输入选择条件在相应的输出线上传送出去。例如CBA=111时，则输入数据由Y7传出去，当G1=1则Y7=0，G1=0则Y7=1，即传出去的是反码。同样，输入数据由G2A+G2B输入时，G1=1则传送的是原码。当74HC138作为译码器工作时，G1=1，G2A+G2B=0，则根据译码选择输入条件，在相应的输出线上有低电平信号输出。例如CBA=001时，则Y1=0，其他输出线均为高电平（无输出）。3/8线译码器的用途很多，最基本的是从输入的二进制数译出唯一的地址，例如当CBA=110时，有低电平输出信号的线是Y6。这就是二进制译码。其次是对传输的信号在译码选择的控制下进行分路传输，例如当CBA=000时信号由Y0输出；当CBA=001时信号由Y1输出第三种应用是实现布尔函数。表4-4-3序号 输入输出使能译码选择Y0 Y0 Y0 Y0 Y0 Y0 Y0 Y0G1G2A+G2BC B A无效X0 1X X X X X X X 1 1 1 1 1 1 1 11 1 1 1 1 1 1 10123456711111111 00000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0因为3/8线译码器能够产出输入译码选择的所有最小项，而任意布尔函数总能表示成最小项之和的形式，所以利用3/8线译码器再加上与非门可以实现任一布尔函数。例如，逻辑函数 ，这个函数用74HC138和一个四输入与非门很容易实现，如图4-4-2。数据比较器74HC85数据比较器有两类：一类是“等值”比较器，它只检验两数是否相等；另一类是“量值”比较器，它不但检验两数是否相等，还要检验两数中哪个大。按数的传输方式，又有串行比较器和并行比较器。数据比较器可用于接口电路。比较两个多位数的大小时，必须从高向低逐位比较，只有在高位相等时，才需要比较低位。集成四位数值比较器74HC85，输入的两个待比较的数是A=A3A2A1A0和B=B3B2B1B0，输出为比较结果L（AB）、S（AB）、E（A=B）。74HC85还设有三个级联端l（AB）、s（AB）、e（A=B）。 图4-4-2 楼道中灯泡控制逻辑电路表4-4-4为四位比较器74HC85的功能表。表4-4-4 数值输入级联输入 输出A3B3 A3B3 A3B3 A3B3l s eL S EA3B3 X X X A3B3 X X XA3B3 A2B2 X X A3B3 A2B2 X X A3B3 A2B2 A1B1 X A3B3 A2B2 A1B1 X A3B3 A2B2 A1B1 A0B0 A3B3 A2B2 A1B1 A0B0 A3B3 A2B2 A1B1 A0B0 A3B3 A2B2 A1B1 A0B0 A3B3 A2B2 A1B1 A0B0 X X XX X XX X XX X XX X XX X XX X XX X X1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1由功能表可以得到74HC85的三个输出端逻辑表达式：E=E3E2E1E0eL=L3+ E3L2 + E3E2L1+ E3E2E1L0+ E3E2E1E0lS=S3+ E3S2 + E3E2S1+ E3E2E1S0+ E3E2E1E0s其中Ei 表示Ai=Bi ,Li 表示AiBi ，Si =AiBi。显示器件常见的数码显示器件有辉光数码管、荧光数码管、发光二极管（LED）、液晶显示器（LCD）等。目前常用的数码显示器件以发光二极管和液晶显示器为多，下面只对发光二极管在数字电路中的应用做简单介绍。 显示数字电路的逻辑电平发光二极管（LED）的导通电压约为1.8-2V，工作电流为几毫安到几十毫安，TTL集成电路可以直接驱动，因而将它接到TTL数字电路的输出端，作为拉、灌电流负载，可以显示该电路输出的逻辑电平。对于CMOS电路来说，发光效率高的LED可由CMOS集成电路直接驱动，特别是当VDD=10-15V时，LED能够有足够的亮度，如果在低电源电压下工作的CMOS集成电路要驱动LED，或使用负载能力较差的4000系列CMOS集成电路驱动LED，都可能难以使LED发出足够亮的光，解决的办法是加一级驱动电路，以获得足够的驱动能力。应当注意，用TTL或CMOS集成电路驱动LED时，应加入限流电阻，若不加适当的限流保护，则会因电流过大而导致LED或集成电路损坏。图4-4-3（a）是集成电路输出低电平点亮LED的电路，限流电阻，图4-4-3（b）是集成电路输出高平点亮LED的电路，。 (a) (b)图4-4-3 TTL门驱动LED电路 显示十进制数字LED字型以七段显示器为多见，它是由条形发光二极管组成，如图4-4-4所示。LED七段数码管分为共阴极和共阳极两种，使用共阴极数码管时，公共阴极接地，ag由相应的输出为“1”的七段译码器的输出驱动；使用共阳极数码管时，公共阳极接地，ag由相应的输出为“0”的七段译码器的输出驱动。 (a) 字型图 (b) 共阳极接法 (c) 共阳极接法 图4-4-4 LED数码管三.实验设备及器件数字电子技术实验仪万用表示波器74HC00、74HC151、74HC153、74HC138、74HC85四.预习报告要求熟悉常用组合逻辑电路的管脚排列和功能表。画出实验逻辑电路图。五.实验内容设计一个组合逻辑电路，它有三个输入端，一个输出端，当有两个或三个输入为高电平时，输出高电平，否则输出为低电平。此电路叫多数表决电路。设计要求：用3/8线译码器74HC138和一个与非门设计。用数据选择器74HC153设计。用数据选择器74HC151设计。用数字比较器74HC85构成一个四舍五入电路，当输入二进制数的等值十进制数大于等于5时输出F=1，否则输出F=0。思考题：用数据选择器74HC151和译码器74HC138组成2路信号分时传送系统。测试在A2A0控制下输入和输出Y4Y0的对应波形关系。六.实验报告要求写出设计的全过程，画出电路逻辑图，记录实验验证的结果。 实验三 触发器及其应用实验性质：设计性一、实验目的测试并掌握RS、D、J-K等触发器的逻辑功能。掌握用触发器设计一些简单的时序电路的方法。二、实验原理时序电路具有保持（记忆）功能。它的输出状态不仅和当时的输入有关，还和在此之前的电路状态有关。触发器是组成时序电路的最基本单元，因此熟悉触发器的功能和学习应用各种触发器搭接一些简单的时序电路是十分必要的。触发器有两个稳定状态，即“0”和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存贮单元使用。触发器的种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。集成触发器主要有三种类型：锁存器、D和JK触发器。锁存器是电位型触发器，由于它存在“空翻”不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。主从触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围就受到一定的限制。边沿触发型JK触发器抗干扰性能较好，故应用广泛。. 触发器基本触发器基本触发器是各种触发器中最基本组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的触发器的、不能同时为“”，否则当、端的“”电平同时撤消后，触发器的状态不定。因此的情况不允许出现。基本触发器的用途之一是作无抖动开关。例如在图4-5-1（a）电路中，当开关接通时，由于机械开关在扳动过程中，存在接触抖动，使得点电压从干脆的跃降到的一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关与输出端之间接入一个触发器（见图4-5-（b）所示），就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的开关通常称为无抖动开关（或称逻辑开关）。而把有抖动的开关称为数据开关。 （a）开关接触抖动 (b) 无抖动开关电路 图 4-5-1 RS触发器的应用D触发器图4-5-2(a)和图4-5-2(b)为D触发器的逻辑符号和状态转换图。表4-5-1，表4-5-2为D触发器74HC74的特性表和驱动表。表4-5-1 74HC74特性表D0011 （a）D触发器的逻辑符号 (b)D触发器的状态转换图 图4-5-2 D触发器特性方程：=D。实验所用74HC74为双D型正沿触发器，其管脚排列见附录。在这种芯片中有两个D触发器，PR为预置端，CLR为清零端，CP为时钟输入端。当PR和CLR端为高电平时，触发器在CP的正沿触发；当CLR为低电平时清零；PR为低电平时置“1”。功能表见表4-5-3。表4-5-2 74HC74驱动表 D0 0 00 1 1 1 0 0 1 1 1 表4-5-3 74HC74功能表输出预置（PR）清除（CLR）时钟（CP）D011 0100 100不 定*11 11 011 00 1110 *这种情况禁止出现，因为正，负逻辑输出端都为1，破坏了逻辑关系。 J-K触发器图4-5-3（a）和图4-5-3(b)为J-K触发器的逻辑符号和状态转换图，其特性表和驱动表见表4-5-4和表4-5-5。特性方程：=J+ （a）J-K触发器的逻辑符号 (b) J-K触发器的状态转换图 图 4-5-3 JK触发器实验所用74HC112为双J-K负沿触发器，其管脚排列见附录。CLK端是时钟脉冲输入端，为下降沿触发，PR、CLR分别为置“1”端和置“0”端。其功能表见表4-5-6所示。T触发器当把J-K触发器的J，K端连在一起，就得到T触发器的功能：当J=K=1时，每来一个时钟脉冲，它就翻转一次。J=K=0时，状态不变。表4-5-4 J-K触发器特性表J K 00000100100111010011011010111110表4-5-5 J-K触发器驱动表J K0 00 0 11 1 0 11 1 0表4-5-6 74HC112功能表 输 入 输出 预置（PR）清除（CLR）时钟（CP）J K 0 1 1 0 10 0 100 1* 1*1 10 0 1 11 01 01 10 10 11 11 1翻 转1 11 *不稳定状态，当预制和清除端同时变为高电平时，状态将不能保持。准备时间和保持时间为使触发器在一定输入信号的作用下从一个状态转换到另一个预定的状态，输入信号必须在时钟脉冲边沿到来之前和以后保持一段时间。例如74HC74触发器为正沿触发，那么在CP的上升沿到来之前，输入信号要保持稳定，这段时间叫准备时间。在CP的上升沿到来以后，输入信号还要保持稳定一段时间，这段时间叫保持时间，如图15-4所示。对于74HC74来说，这两段时间之和约为25ns。输入信号若在这段期间内发生改变，那么输出电平就不正常。 图4-5-4 准备时间和保持时间分频器从T触发器Q端输出信号的频率为输入时钟脉冲频率的一半，如图4-5-5所示。图中触发器为负沿触发。如果把n个触发器级联起来，以前一级的输出为下一级的输入加到CP端，则可得到分频。 图 4-5-5 分频器图4-5-6为8分频线路及其时序图。由此可以看出，在CP作用下电路的状态依次从000变到111，所以也叫模计数器。这种计数器是非同步的。因为外来的时钟脉冲只加在第一个触发器上，加在第二个触发器的时钟，为前面触发器的输出。实际上，触发器的状态转换需要一定的延迟时间（约几十纳秒）。因此，第二个触发器的输出会产生延迟。在后面的触发器的延迟可依次类推，各级触发器输出有不同的延迟时间，会产生竞争冒险现象。采用同步触发，使每一个触发器同时转换，可以避免上述现象。图4-5-7为模同步计数器。外来时钟脉冲同时加在三个触发器的CP端。JK端的激励较异步计数器复杂。后面一级触发器转换的条件（J=K=1）是前面各级触发器皆为1状态。 图4-5-6 异步八进制计数器 图4-5-7 模同步计数器三、实验仪器及器件数字电子技术实验仪万用表示波器74HC00、74HC74、74HC112、74HC04四、预习报告要求熟悉74HC74、74HC112的管脚排列及其逻辑功能；掌握用触发器设计简单时序电路的方法。五、实验内容用与非门组成一个基本RS触发器。要求绘出逻辑电路图，列出真值表。验证D（74HC74）触发器的逻辑功能和预置、清零端的作用，注意它是正沿还是负沿触发。并用D触发器设计一个8分频器。要求绘出逻辑电路图，用实验验证其正确性。验证J-K（74HC112）触发器的逻辑功能和预置、清零端的作用，注意它是正沿还是负沿触发。并用J-K触发器设计一个8分频器。要求绘出逻辑电路图，用实验验证其正确性。思考题：实现D、JK触发器间的相互转换。设计电路，完成D转换成JK、JK转换成D的功能。六、实验报告要求写出设计的全过程，画出电路逻辑图，记录实验验证的结果；把在实验中出现的异常现象作分析和研究。实验四 集成计数器及其应用实验性质：设计一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用；学会使用集成计数器芯片，掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。MSI计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。如表4-6-1所示。表4-6-1分类名称型号说明同步计数器二-十进制同步计数器74HC160同步预置、异步清零四位二进制同步计数器74HC161同步预置、异步清零二-十进制同步计数器74HC162同步预置、同步清零四位二进制同步计数器74HC163同步预置、同步清零二-十进制加/减计数器74HC168同步预置、无清零端74HC192异步置数、清零、双时钟74HC190异步置数、无清零端、单时钟异步计数器四位二进制加/减计数器74HC169同步预置、无清零端74HC193异步置数、清零、双时钟74HC191异步置数、无清零端、单时钟二-五-十进制计数器74HC90、74HC29074HC196可预置二-八-十六进制计数器74HC197可预置74HC193、74HC293异步清零二-六-十二进制计数器74HC92异步清零双四位二进制计数器74HC93异步清零双二-五-十进制计数器74HC390、74HC490异步清零 下面我们仅以74HC160、74HC161、74HC163为例，介绍MSI计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。. 四位二进制同步计数器74HC161该计数器能同步并行预置数据、异步清零，具有清零、置数、计数和保持四种功能，且具有进位信号输出端、可串接计数使用。其管脚图见附录。功能见表4-6-2所示。从功能表和管脚图可知，该计数器有清零信号CLR，使能信号P、T，置数信号、时钟CLK和四个数据输入端A、B、C、D，另外还有四个数据输出端QA、QB、QC、QD，以及动态进位输出端CO=T. QA.QB.QC.QD。其计数范围015。目前广泛使用中规模集成计数器来构成任意进制（N进制）计数器。现以74HC161为例，介绍一些构成N 进制计数器的方法。表4-6-2 输 入输 出时钟清零置数PTQnXXX01111X0111XX10XXX1X0清零置数计数不计数不计数反馈清零法模数较大的计数器在进行正常计数过程中，利用其中某个状态进行反馈，控制其直接清零端，强迫计数器停止计数，从零开始下一个计数周期，这样可以把大模数的计数器改造成任意进制的小模数计数器，这就是反馈清零法。用74HC161构成的十一进制计数器，其电路如图4-6-1所示。 图4-6-1 反馈清零法置数归零法用74HC161构成的十一进制计数器，其电路如图4-6-2所示。将计数器最大状态（1010）时输出为1的端接到与非门的输入端。这样只有在Q3Q2Q1Q0=1010状态时，=0，在下一个CP（第11个CP）上升沿到来后，执行预置数功能，将D3D2D1D0 并入Q3Q2Q1Q0，使计数器复位为0000，实现M11加法计数。 图4-6-2 置数归零法预置补数法电路连接方式见图4-6-3所示（两电路功能相同）。此电路的工作状态为515。预置端D3D2D1D0 =0101，输出端Q3Q2Q1Q0=1111（此时CO=1）。这样，计数器从5开始计数，到15后回到5。由于74HC161为16进制，对模N计数器可利用预置（16-N）的方法实现。也可利用015中任一段11个状态来实现模11，如212，414等。 图4-6-3 预置补数法计数器位数的扩展74HC161为M16加计数器，要实现模数大于16计数器时，可将多片74HC161级联，进行扩展。 用74HC161构成同步加计数器图4-6-4为构成M166的同步加计数器的逻辑电路图。166的最大状态为165，二进制数为10100101，需两片161。两片的CP端连在一起，接成同步状态；片的进位输出CO端接片的CTT、CTP ，保证片的Q3Q2Q1Q0由1111回到0000时，片加1。就是说，片每个CP脉冲进行加一计数，片每第16个CP脉冲进行加一计数。最后，在输出Q7Q6Q5Q4Q3Q2Q1Q0=10100101时，由两片的端回到0。 图4-6-4 74HC161构成M166同步加计数器 用74HC161构成异步加计数器图4-6-5为异步级联方式构成的M166加计数器，初始状态为0000。注意，片输出CO经一非门后接片CP端。这样，只有当片由1111变成0000状态，使其CO由1变为0，片的P由0变1时，片才能计入一个脉冲。 图4-6-5 74HC161构成M166异步加计数器 2.同步十进制加法计数器74HC16074HC160的管脚图见附录。功能同表3-5-2所示，它与74HC161的功能完全相同，但进位输出CO=T. QA.QD。它是十进制计数器，当计数状态计到1001时，即产生进位输出，并重新由0000开始计数，并重新由0000开始计数，计数范围09。图4-6-6为用两片74HC160构成60秒计时电路的连接图，初态为0000。 图4-6-6 74HC160构成60秒计时电路3.四位二进制同步计数器74HC16374HC163是二进制具有同步清0功能的M16加计数器。在CLR=0的情况下，输入一个CP脉冲后，计数器才清0。三、实验仪器及器件数字电子技术实验仪万用表示波器74HC160、74HC163、74HC00、74HC20四、预习报告要求熟悉74HC160、74HC163（或161）的管脚排列及其工作原理；掌握集成计数器的使用方法。五、实验内容验证74HC160的模10计数器的功能。用74HC160设计电路。用预置数法实现模6计数器。绘出逻辑电路图并用实验验证其正确性。用74HC160设计电路。用反馈清零法实现模26计数器。绘出逻辑电路图并用实验验证其正确性。用74HC161设计电路。用反馈清零法实现模26计数器。绘出逻辑电路图并用实验验证其正确性。思考题：脉冲序列发生器设计。用74HC160计数器和74HC151八选一数据选择器设计一个脉冲序列发生器，使其在一系列脉冲的作用下，输出端能周期性的输出0010110111的脉冲序列。 六、实验报告要求按照“五.实验内容”的要出设计的全过程，画出电路逻辑图，记录实验结果； 实验五 MSI移位寄存器及555定时器的应用实验性质：设计性一、实验目的掌握移位寄存器的工作原理及其应用；掌握555定时器的工作原理及其应用；掌握数字系统的综合设计能力。二、实验原理1.移位寄存器具有移位功能的寄存器称为移位寄存器。按功能分，可分为单向移位寄存器和双向移位寄存器两种；按输入与输出信息的方式分，有并行输入并行输出，并行输入串行输出，串行输入并行输出，串行输入串行输出及多功能方式五种。在使用MSI 移位寄存器时，可根据任务要求，从器件手册或有关资料中，选出合适器件，查出该器件功能表，掌握其器件功能特点，就可以正确地使用。下面对常用的移位寄存器74194作简单介绍。. 四位双向通用移位寄存器74HC19474HC194是四位并行存取双向移位寄存器，其管脚图见附录。功能表如表4-7-1所示。其中，S1 、S0为控制端，控制方式如上表所示。由功能表可知，该移位寄存器具有左移、右移、并行输入数据、保持及清除等五种功能。表4-7-1 74HC194功能表 输入输出清除时钟模式串行并行QA QB QC QDS1S0左 右A B C D01111111XLXX100110XX111000X XX XX XX 1X 01 X0 XX XX X X XX X X Xa b c dX X X XX X X XX X X XX X X XX X X X0 0 0 0QA0 QB0 QC0 QD0a b c d1 QAN QBN QCN0 QAN QBN QCNQBn QCn QDn 1QBn QCn QDn 0QA0 QB0 QC0 QD0说明：a、b、c、d=输入A、B、C或D端相应的稳定态输入电平。QA0 QB0 QC0 QD0=在规定的稳态输入条件建立之前，QA、QB QC QD 相应的电平。QAN QBN QCN=在最近的时钟上升沿跳变之前QA、QB QC 相应的电平。 . 四位双向通用移位寄存器74HC194的应用举例移位寄存器的级联为了增加移位寄存器的位数，可在CP移位脉冲的驱动能力范围内，将多块移位寄存器级联扩展，以满足字长的要求。图4-7-1所示为两块移位寄存器74194的级联连接图。其功能与单个移位寄存器的功能类似。 图4-7-1 多位移位寄存器的级联当S0S1=11时，在CP脉冲正沿作用下，D0 D7 的数据被送到Q0 Q7的输出端，移位寄存器完成置数功能。当S0S1=01时，移位寄存器完成左移操作功能。当第八个CP脉冲到来时， Q7 Q0 全部变为“0”。当S0S1=10时，移位寄存器完成右移操作功能。当第八个CP脉冲到来时， Q0 Q7 全部变为“1”。当S0S1=00时，移位寄存器处于保持状态。将Q0接DSL，=1，取Q3Q2Q1Q0中只有一个1的循环为主循环，即D3D2D1D0=0001。取M1=1，M0先为1，实现并入功能：Q3Q2Q1Q0= D3D2D1D0=0001，然后令M0=0，则随着CP脉冲的输入，电路开始左移环形移位操作，其主循环状态图和波形图分别如图4-7-2 (b)、(c)所示。从图4-7-2（b）中可以看出，4个触发器可以形成4个状态，可以做模4计数器。当环形计数器主循环有n个触发器时，模数就为n。从图4-7-2（c）中可以看出，在Q3Q2Q1Q0中只有一个高电平1（也可以只有一个低电平0）依次输出，形成一种节拍脉冲波形，节拍的高电平宽度为一个CP周期。这种电路也称节拍发生器。 （a） 电路图 (c)主循环波形图 (b) 主循环状态图 图4-7-2 74HC194构成的环形左移移位寄存器构成环形计数器环形计数器实际上就是一个环的移位寄存器。根据初态设置的不同，这种电路的有效循环常常是循环移位一个“1”或一个“0”。图4-7-2是由四位移位寄存器74194构成的环形左移移位寄存器的逻辑电路图。构成扭环形计数器 74HC194构成的右扭环形计数器的电路图图4-7-3(a)所示，是把Q3接非门后再接右移串入端DSR（若将 接DSL，则构成左扭环形计数器）。4-7-3(b)为右扭环形计数器的状态图。从状态图中可以看出，4个触发器构成扭环计数器时，主循环有8个状态，即n个触发器，扭环计数器为模2n。在触发器个数相同时，模数比环形计数器提高一倍。 （a）电路图 (b) 状态图 图4-7-3 74HC194构成的扭环形计数器2.555定时器555集成定时器是一种模拟电路和数字电路相结合的中规模集成电路，它是供仪器、仪表、自动化装置、各种民用电器定时器、时间延迟器等电子控制电路用的时间功能电路，也可做自激多谐振荡器、脉冲调制电路、脉冲相位调谐电路、脉冲丢失指示器、报警以及单稳态、双稳态等各种电路，应用范围十分广泛。尽管产品型号繁多，但几乎所有的产品型号最后的三位数都是555，而且它们的逻辑功能与外部引线排列完全相同。555集成定时器的结构框图如图4-7-4所示，其外引线排列见附录。 图4-7-4 555集成定时器的结构框图555集成定时器由两个电压比较器C1和C2、一个基本RS触发器、一个放电三极管和三个5K电阻串联成的分压器构成。若电压控制端5号端（CO）不加任何电压，则比较器C1的参考电压为2/3UCC，加在同相输入端上（若在此端外加直流电压，可改变分压器各点电位值。在没有其它外部连线时，应在该端与地之间接如0.01F的电容，以防止干扰引入比较器C1的同相端），比较器C2的参考电压为1/3UCC，加在反相输入端上。输入信号分