基于VHDL语言的数字钟.doc

数字时钟的设计摘要：在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示时、分、秒。关键字：数字时钟，EDA，FPGA，VHDL，Max_Plus_II引言本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。1. 课题相关技术的发展当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。美国ALTERA公司的可编程逻辑器件采用全新的结构和先进的技术，加上MaxplusII(或最新的QUARTUS)开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的开发和设计。EDA技术，技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译，逻辑化简，逻辑分割，逻辑映射，编程下载等工作。最终形成集成电子系统或专用集成芯片的一门新技术。本设计利用VHDL硬件描述语言结合可编程逻辑器件进行的，并通过数码管动态显示计时结果。数字钟可以由各种技术实现，如单片机等.利用可编程逻辑器件具有其他方式没有的特点，它具有易学，方便，新颖，有趣，直观，设计与实验项目成功率高，理论与实践结合紧密，体积小，容量大，I/O口丰富，易编程和加密等特点，并且它还具有开放的界面，丰富的设计库，模块化的工具以及LPM定制等优良性能，应用非常方便。因此，本设计采用可编程逻辑器件实现。本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示年、月、日、时、分、秒。具有校时以及报时功能，可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间。2. 数字钟整体设计方案2.1 数字钟的功能1）以24小时制显示时、分、秒计数； 2）时间清零，时设置，分设置功能；3）整点报时功能。2.2 引脚说明以及设计方案clk为秒脉冲输入端，由晶振与分频计数器（CD4060）组成的脉冲发生电路提供频率为1Hz的秒脉冲输入信号；smclk为动态扫描控制模块的输入端，由脉冲发生电路输入频率约1kHz的脉冲信号；hourset、minset和reset分别为时设置、分设置和时间清零输入端，连接按钮开关；a、b、c、d、e、f、g、dp为显示段码输出，接数码管的段码输入（led7s6-len7s0）；sel0、sel1、sel2接SN74LS138N译码器的输入端。3. 可编程逻辑器件FPGA的顶层设计用顶层设计采用原理图输入设计、底层设计采用VHDL设计的原理图与VHDL混合设计方法设计带整点报时功能的数字钟，所以此设计可分为顶层与底层设计，共分为六个模块，即时模块、分模块、秒模块、动态扫描控制模块、段码译码模块和整点报时模块。秒模块主体为60进制的计数器，daout为向动态扫描控制模块提供秒的个位和十位数据的信号。reset 为秒清零；enmin为分钟进位，每60秒产生一个高电平的信号，作为分模块的时钟输入；clk为秒模块的时钟输入，接1Hz脉冲信号；min_set为分钟设置，低电平是不影响秒模块工作，当它为高电平时，enmin信号会随之产生一个和clk频率相同的信号，达到调整分钟的目的。分模块主体为60进制的计数器，daout为向动态扫描控制模块提供分的个位和十位数据的信号。Enhour为分钟进位，每60分产生一个高电平的信号，作为时模块的时钟输入；秒计数到60时的进位输出信号enhour1和分钟调整输入信号minset，经或关系后接分的脉冲输入端clk； clk1为时调整脉冲，接1Hz脉冲； hour_set为时钟设置，低电平是不影响分模块工作，当它为高电平时，enmin信号会随之产生一个和clk频率相同的信号，达到调整时的目的。时模块为一个24进制的计数器，daout为向动态扫描控制模块提供秒的个位和十位数据的信号。分计数到60时的进位输出信号enhour1和时调整输入信号hourset，经或关系后接时脉冲输入端clk。daout为向动态扫描控制模块提供时的个位和十位数据的信号。动态扫描模块中smclk为动态扫描控制模块的脉冲输入，由外部脉冲发生电路提供，频率约为1kHz；sel0、sel1、sel2接外部38译码器74LS138的输入端A、B、C；sec6.0、min6.0、hour5.0分别为秒模块、分模块、时模块计数段码输出控制信号。该模块实现时间的动态扫描显示控制。整点报时模块用于产生整点时的LED发光二极管彩灯和报时输出。整点声音报时输出信号speak接蜂鸣器输入，信号lamp2.0控制整点时产生60秒的LED发光二极管彩灯闪烁报时输出信号。 图2-1 顶层电路设计原理图4.数字时钟的底层模块设计4.1 秒模块设计图3-1 秒模块顶层设计原理图4.1.1 秒模块VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity sec isport(clk,reset,min_set:in std_logic;-clk为1Hz的秒脉冲输入信号，reset为秒清零（复位）信号 -min_set为分钟调整 enmin:out std_logic; -enmin为秒模块进位输出daout:out std_logic_vector(6 downto 0); -2n-160，n=7，27=64，分钟用7位二进制数表示 -daout（6.4）为十位，daout（3.0）为个位，60循环计数end entity sec;architecture behave of sec is signal count:std_logic_vector(6 downto 0); -定义内部计数节点，60循环计数 signal enmin1,enmin2:std_logic; -enmin为60秒产生的进位，enmin2为调分键产生的向分模块的进位begindaout=count; enmin2=(min_set and clk); enmin=(enmin1 or enmin2); -60秒钟到和调分键均向分模块产生进位脉冲process(clk,reset,min_set)beginif(reset=0)then count=0000000; -检测秒模块的1Hz脉冲上升沿elsif(clkevent and clk=1)then if(count(3 downto 0)=1001)then -秒的个位是否到“9”if count(6 downto 4)=101then -秒各位到“9”后，十位计数到“5”enmin1=1; -秒模块的60秒进位输出enmin置“1”，向分模块产生进位count=0000000; -秒计数值“0000000”（零秒）elsecount=count+7; -秒各位到“9”后，十位计数没到“5”，则加“7”变为“0”，同时向十位进位end if;elsecount=count+1; -秒个位没计到“9”时，秒计数值加“1”enmin1=0; -秒模块的60秒进位输出enmin1置“0”，不向分模块进位end if;end if;end process;end behave; 4.2 秒模块的仿真实现由图3-2可以看出 clk输入脉冲信号时，动态扫描控制模块daout和count开始启动计数，此时分设置min_set为低电平。在570.0ns时将min_set设置为高电平，此刻分进位enmin产生与clk相同频率的信号脉冲，当在593.0.0ns时，min_set为低电平，那么enmin也为低电平（无脉冲）。当723.0ns时，清零reset设置为低电平，此刻daout和count都将清零，当735.0ns时reset恢复为高电平，daout和coutn两者重新开始计数。605.0ns时daout计数到六十，enmin产生脉冲后daout和count清零并重新开始计数。如上所述功能实现。图3-2 秒模块仿真图4.3 分模块设计图3-3 分模块顶层设计原理图4.3.1 分模块VHDL程序LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY min ISPORT(clk,clk1,hour_set:IN STD_LOGIC; -clk为分钟模块的脉冲输入信号，接秒模块的进位输出 -clk1接秒脉冲输入，hour_set为小时调整enhour:OUT STD_LOGIC; -enhour为分钟模块的进位输出daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-2n-160，n=7，27=64，分钟用7位二进制数表示-daout（6.4）为十位，daout（3.0），60循环计数END ENTITY min;ARCHITECTURE behave OF min ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);-定义内部计数节点，60循环计数SIGNAL enhour1,enhour2:STD_LOGIC;-enhour1为60分钟产生的进位。enhour2为调时键的脉冲BEGINdaout= count;enhour2=(hour_set and clk1);enhour=(enhour1 or enhour2); -60分钟到和调时键均向小时模块产生进位脉冲PROCESS(clk)BEGINIF(clkevent and clk=1)THEN -检测分钟模块的脉冲上升沿IF(count(3 downto 0)=1001)THEN -分钟的各位是否到“9”IF count(6 downto 4)=101THEN -分钟各位到“9”后，十位计数到“5”enhour1=1; -分钟模块的60分钟进位输出enhour1置“1”，向时模块产生进位count=0000000; -分钟计数值回零“0000000”（零分）ELSEcount=count+7; -分钟各位到“9”后，十位计数没到“5”，则“7”变为“0”，同时向十位进位END IF;ELSEcount=count+1; -分钟各位没计到“9”时，分钟计数值加“1”enhour1=0; -分钟模块的60分钟进位输出enhour1置“0”，不向时模块进位END IF;END IF;END PROCESS;END behave; 4.3.2 分模块的仿真实现由图3-4可以看出，当clk输入脉冲信号时，态扫描控制模块daout和count开始启动计数，这时时进位enhour为低电平，且时设置hour_set也为低电平。在1.05us时，将hour_set设置为高电平，此时enhour产生与clk1相同的频率信号。当1.09us时，hour_set恢复低电平，enhour也变为低电平（无脉冲）。1.21us时，daout计数到60，enhour产生脉冲，daout和count清零并将重新计数。如上所述功能实现。图3-4 分模块仿真图4.4 时模块设计图3-5 时模块顶层设计原理图4.4.1 时模块VHDL程序LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY hour ISPORT(clk:IN STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);- 2n-124，n=6，26 =32，小时用6位二进制数表示-daout（5.4）为十位，daout（3.0）为个位，24循环计数END ENTITY hour;ARCHITECTURE behave OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);-定义内部计数节点，24循环计数BEGINdaout=count;PROCESS(clk)BEGINIF(clkevent and clk=1)THEN -检测小时模块的脉冲上升沿IF(count(3 downto 0)=1001)THEN -小时的各位是否到“9”IF(count16#23#)THEN count=count+7; -小时各位到“9”后，计数没到“23”，则加“7”变为“0”，同时向十位进位ELSE count=000000;-小时各位到“9”后，如果计数值大于“23”，则置小时为“零”END IF;ELSIF(count16#23#)THEN count=count+1; -小时个位没计到“9”且计数没到“23”时，加“1”ELSE count=000000; -小时计数已到“23”时，计数值回零“000000”（零时）END IF;END IF;END PROCESS;END behave;4.4.2 时模块的仿真实现由图3-6可以看出，当clk输入脉冲信号时，动态扫描控制模块daout和count开始启动计数。在970.0ns时，daout和count达到24，并且从重新开始计数。如上所述功能实现。图3-6 时模块仿真图4.5 动态显示扫描模块设计图3-7 动态显示扫描模块顶层设计原理图4.5.1 动态显示扫描模块VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity selmk isport(clk1:in std_logic; -动态扫描输入脉冲sec,min:in std_logic_vector(6 downto 0); -7位二进制数表示的秒、分计数输入hour:in std_logic_vector(5 downto 0); -6位二进制数表示的小时计数输入daout:out std_logic_vector(3 downto 0); -4位十进制码计数输入dp:out std_logic; -时、分、秒间的间隔“点”输出sel:out std_logic_vector(2 downto 0); -3位数码管位选输出，接外部3-8译码器输出，译码输出再经驱动接数码管共阴极端end entity selmk;architecture behave of selmk issignal count:std_logic_vector(2 downto 0); -定义内部计数节点，六进制循环计数（6个数码管显示）beginsel=101)then count=000; else countdaout=sec(3 downto 0);dpdaout(3)=0;daout(2 downto 0)=sec(6 downto 4);dpdaout=min(3 downto 0);dpdaout(3)=0;daout(2 downto 0)=min(6 downto 4);dpdaout=hour(3 downto 0);dpdaout(3 downto 2)=00;daout(1 downto 0)=hour(5 downto 4);dpled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;end case;end process;end behave;4.6.2 段码译码模块的仿真实现由图3-10可以看出，此模块是将扫描模块的dout信号输出的BCD码转换为数码管可以显示的段码。如上所述功能实现。图 3-10段码译码模块时序仿真图4.7整点报时模块设计图3-11 整点报时模块顶层设计原理图4.7.1 整点报时模块VHDL程序LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bsmk isport(clk:in std_logic; -脉冲输入，可接1Hz秒脉冲输入，用于整点声报时发出间断报时响声dain:in std_logic_vector(6 downto 0); -分钟模块计数输入speak:out std_logic; -整点声报时输出，外接蜂鸣器lamp:out std_logic_vector(2 downto 0);-整点光报时输出，可外接红、蓝、黄三个发光二极管end entity bsmk;architecture behave of bsmk issignal count:std_logic_vector(1 downto 0); -定义内部计数节点beginprocess(clk)beginspeak10)th