程序设计题.doc

1.采用VHDL语言设计一个组合逻辑电路y=ab+bc+ac.library ieee;use ieee.std_logic_1164.all;entity or_3 is port ( a , b , c : in std_logic; y :out std_logic ); end or_3;architecture one of or_3 isbeginy=(a and b)or(b and c)or(a and c);end one;2.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0=”0” THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;2.第三章3-6图3-18是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -输入选择信号 CLK0:IN STD_LOGIC; -输入信号 OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q= (CL NOR Q); END IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=NOTQ;END PROCESS;END ARCHITECTURE ONE;END PROCESS;3 采用VHDL语言设计一个四人表决器，设表决信号分别为a1、a2、a3、a4。信号值为1，表示赞成；信号值为0表示反对。设表决结果为y，如三人赞成，y值为1；反之，y值为0。参考程序：entity vote4_2 is port (a1,a2,a3,a4 : in bit; y : out bit ); end; architecture behave of vote4_2 is begin y = (a1 and a2 and a3) or (a1 and a2 and a4) or (a1 and a3 and a4) or (a2 and a3 and a4);end;4. 采用VHDL设计一个四选一的多路选择器。参考程序：（1）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -输入选择信号 a,b,c,d:IN STD_LOGIC; -输入信号 y:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;ELSE y=NULL;END IF;EDN PROCESS;END ART;（2）library ieee;use ieee.std_logic_1164.all;entity selection4_2 is port ( d1 , d2 , d3 , d4: in std_logic; a1 , a2 : in std_logic; yout : out std_logic ); end;architecture date of selection4_2 isbegin yout y y y yNULL;END CASE;END PROCESS;END ART;5.看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (e, a : IN STD_LOGIC; y: INOUT STD_LOGIC; b: OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (e, a, y)BEGINIF e = 0 THENb = y;y = Z;ELSE b = Z;y = a;END IF;END PROCESS;END BEHAV;1一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC三个阶段。2EDA设计输入主要包括原理图输入、状态图输入和波形图输入。3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。4VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。5图形文件设计结束后一定要通过仿真，检查设计文件是否正确。6以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA和CPLD 芯 片中，完成硬件设计和验证。7、APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。8、IP可分为软IP、固IP、硬IP。二、选择题1综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P7 A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。2. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A 。 P13 A.原理图/HDL文本输入功能仿真综合适配编程下载硬件测试 B.原理图/HDL文本输入适配综合功能仿真编程下载硬件测试； C.原理图/HDL文本输入功能仿真综合编程下载适配硬件测试； D.原理图/HDL文本输入功能仿真适配编程下载综合硬件测试3 在EDA工具中，能完成在目标系统器件上布局布线软件称为 C 。P20 A.仿真器 B.综合器 C.适配器 D.下载器4. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 P21 A.仿真器B.综合器C.适配器D.下载器5.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_D_。P23 A .软IP B.固IP C.硬IP D.都不是6 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。P38 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。7.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_C_。P38 A. ROM B. CPLD C. FPGA D.GAL8. 一个项目的输入输出端口是定义在 A 。 P64 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 9. 描述项目具有逻辑功能的是 B 。 P66 A. 实体 B. 结构体 C. 配置 D. 进程 10. 关键字ARCHITECTURE定义的是 A 。P63 A. 结构体 B. 进程 C. 实体 D. 配置 11. 1987标准的VHDL语言对大小写是 D 。P67 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 12. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。 P64 A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以 13. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。 A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符 14. 符合1987VHDL标准的标识符是 A 。 A. a_2_3 B. a_ _ _2 C. 2_2_a D. 2a 15. 不符合1987VHDL标准的标识符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 16. VHDL语言中变量定义的位置是 D 。 P145 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 17. 变量是局部量可以写在 B 。P145 A. 实体中 B. 进程中 C. 线粒体 D. 种子体中 18. 变量和信号的描述正确的是 A 。P143 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别 19 对于信号和变量的说法，哪一个是不正确的： A 。P145 A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的 C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样20. STD_LOGIG_1164中定义的高阻是字符 D 。 P69 A. X B. x C. z D. Z 21. STD_LOGIG_1164中字符H定义的是 A 。 A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值 22. 不属于顺序语句的是 B 。P349 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 23. 正确给变量X赋值的语句是 B 。P143 A. X”不是操作符号，它只相当与 B 作用。P73 A. IFB. THENC. ANDD. OR三、EDA名词解释，写出下列缩写的英文含义： 1. EDA 电子设计自动化 2. RTL 寄存器传输级 3. VHDL 超高速硬件描述语言 4. ISP 在系统编程 5. FPGA 现场可编程门阵列 6. CPLD 复杂可编程逻辑器件 7. SOC 单片电子系统 8. IEEE 电子电气工程师协会 9. ASIC 专用集成电路 10. LAB 逻辑阵列块4、 简答题 1.简述传统电子设计方法与EDA方法的区别？P8 2.简述EDA工程的设计流程。P11 3.简述信号赋值与变量赋值的区别。P145 4.简述VHDL程序的基本结构及各部分的基本功能？ 答：VHDL的基本结构由： 库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture）和配置（Configuration）几部分组成。 每部分的基本功能为： 1）库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。 2）程序包（Package）：将已定义的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合，。 3）实体（Entity）：定义系统的输入输出端口 4）结构体（Architecture）：定义系统的内部结构和功能。 5）配置（Configuration）：从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。 5.VHDL中有哪 3种数据对象？详细说明它们的功能特点以及使用场所。 答：3种数据对象为：常量、信号、变量。 各自的功能特点和使用场所： 1）常量：代表电路中一个确定的数，如电源、地等。全局量，信号变量使用的地方都可用。 2）信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。 全局量，使用场所：architecture、package、entitiy。 3）变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。 局部量，使用场所：process、function、procedure。五、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; P70USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 IS P65 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) P161BEGINIF CLKEVENT AND CLK = 1 THEN- 边沿检测 P79IF Q1 10 THENQ1 0);- 置零ELSEQ1 = Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q = Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC; P64A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ELSE P66 B;END bhv;六、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc = NOT(a NAND b);d = (a OR b)AND(a NAND b);END ARCHITECTURE fh1;一、选择题1、对于石英晶体切片，沿x轴方向受力时，产生（）压电效应。 A.纵向 B.横向 C.剪切 D.不产生2、属于传感器动态特性指标的是( ) 。 A重复性 B线性度 C灵敏度 D固有频率3、基于内光电效应的光电元件是（ ）。 A.光电管 B.光电倍增管 C.光电摄像管 D.光电池4、应变片的灵敏系数小于应变丝的灵敏系数是因为（ ） A.粘合剂传递变形失真 B.基片传递变形失真 C.横向效应 D.以上都对5、光电三极管的物理基础是 （ ） A.外光电效应 B.光电导效应 C.光生伏特效应 D.压阻效应6、光敏电阻在不受光时的阻值称为（ ）。 A.暗电阻 B.亮电阻 C.暗电流 D.光电流7、（）表征的是检测装置对输入信号变化的一种反应能力。 A.灵敏度 B.线性度 C.回程误差 D.精确度8、以下适合制造霍尔组件材料的是（ ）。 A.金属导体 B.绝缘体 C.半导体9、对压电效应的描述正确的是（ ） A.当晶体沿一定方向伸长或压缩时在其表面会产生电荷 B.当陶瓷沿一定方向伸长或压缩时在其表面会产生电荷 C.当某些晶体或陶瓷在外电场的作用下发生形变，这种现象叫压电效应 D.晶体的压电效应是一种机电耦合效应，是由力学量与电学量（电场强度、电位移失量）之间相互耦合产生的。10、基于外光电效应的光电元件是（ ）。 A.光电管 B.光敏二极管 C.光敏三极管 D.光电池二、填空题11、热电偶温差电势的大小与_及_有关。12、电阻式传感器是将被测非电量转变成_，通过测量_达到测量非电量的目的。13、应变计的灵敏系数低于单根导电丝的灵敏系数,原因是_，_。14、霍尔组件的测量误差的主要来自于_和_。 15、热电偶的热电势由两种材料的_电势和单一材料的_电势决定。三、判断题16、光电管是基于内光电效应制作的器件。光电池是基于外光电效应制作的器件。（ ）17、只有当热电偶两端温度不同，热电偶的两导体材料不同时才能有热电势产生。（ ）