crc校验码MATLAB和FPGA实现.doc

1掌握按字节编码的过程，试着写出CRC 校验编码的Matlab 程序？%main programclear all;input=1 1 0 0CRC_Number=3 8 12 16;for crc_index = 1:size(CRC_Number,2)crc_no = CRC_Number(crc_index)output = crc_add(input, crc_no)output_after_check, indicate =crc_check(output,crc_no)end function output, indicate = crc_check( input, crc_no )% the function is proposed for deleting crc bits from the input sequencen = size(input,2);generator = zeros(1,crc_no+1);output = zeros(1,n-crc_no);switch crc_nocase 3generator = 1 0 1 1;case 8generator = 1 1 0 0 1 1 0 1 1; %D8+D7+D4+D3+D+1case 12generator = 1 1 0 0 0 0 0 0 0 1 1 1 1; %D12+D11+D3+D2+D+1case 16generator = 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1; %D16+D12+D5+1case 24generator = 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1; %D24+D23+d6+D5+D+1otherwisefprintf(nPlease the number of crc bits should be 8 12 16 24n);endoutput = input(1:n-crc_no);for ii = 1:n-crc_noif(input(1) = 1)input(1:crc_no+1) = mod(input(1:crc_no+1)+generator),2);endinput = input(2:end) input(1);endif sum(input) = 0indicate = 0;elseindicate = 1;endfunction output = crc_add( input, crc_no )% the function is proposed for adding crc bits to the input sequencek = size(input,2);generator = zeros(1,crc_no+1);output = zeros(1,k+crc_no);switch crc_nocase 3generator = 1 0 1 1;case 8generator = 1 1 0 0 1 1 0 1 1; %D8+D7+D4+D3+D+1case 12generator = 1 1 0 0 0 0 0 0 0 1 1 1 1; %D12+D11+D3+D2+D+1case 16generator = 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1; %D16+D12+D5+1case 24generator = 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1; %D24+D23+d6+D5+D+1otherwisefprintf(nPlease the number of crc bits should be 8 12 16 24n);endoutput(1:k)=input;for ii = 1:kif(output(1) = 1)output(1:crc_no+1) = mod(output(1:crc_no+1)+generator),2);endoutput = output(2:end) output(1);endoutput = input output(1:crc_no);2如何设计FPGA 实现CRC 校验计算？32位并行数据CRC - 16校验码的FPGA实现表32位CRC - 16编码器的端口说明clk input 系统时钟crc_rset input CRC生成器复位sdata input 输入数据crc_out output 输出CRC校验码其中VHDL代码如下:L IBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;ENTITY CRC16 ISPORT ( sdata: IN STD_LOGIC_VECTOR (31 DOWNTO 0) ;clk: IN STD_LOGIC;crc_rset: IN STD_LOGIC;crc_out: OUT STD_LOGIC_VECTOR (15 DOWNTO 0) ) ;END CRC16;ARCH ITECTURE th OF CRC16 ISSIGNAL D: STD_LOGIC_VECTOR (31 DOWNTO 0) ;SIGNAL R, crc_temp: STD_LOGIC_VECTOR (15 DOWNTO 0) ;BEGIND = sdata;PROCESS( clk, crc_in)BEGINIF crc_in =1THEN R 0) ;ELSIF rising_edge ( clk) THENcrc_temp (0) =D (31) XOR D (30) XOR D (27) XOR D (26) XOR D ( 25) XOR D ( 24) XOR D ( 23) XORD (22) XOR D (21) XOR D (20) XOR D (19) XOR D (18) XOR D ( 17) XOR D ( 16) XORD (15) XOR D (13) XOR D ( 12) XOR D ( 11) XOR D ( 10 ) XOR D ( 9) XOR D ( 8) XORD (7) XOR D (6) XOR D (5) XOR D (4) XOR D (3) XOR D (2) XOR D (1) XOR D (0) XORR (0) XOR R (1) XOR R (2) XOR R (3) XOR R (4) XOR R (5) XOR R (6) XOR R (7) XORR (8) XOR R (9) XOR R (10) XOR R (11) XOR R (14) XOR R (15) ;crc_temp (1) =D (31) XOR D (28) XOR D (27) XOR D ( 26) XOR D ( 25) XOR D ( 24) XOR D ( 23) XORD (22) XOR D (21) XOR D (20) XOR D (19) XOR D (18) XOR D ( 17) XOR D ( 16) XORD (14) XOR D (13) XOR D ( 12) XOR D ( 11) XOR D ( 10 ) XOR D ( 9) XOR D ( 8) XORD (7) XOR D (6) XOR D (5) XOR D (4) XOR D (3) XOR D (2) XOR D (1) XOR R (0) XORR (1) XOR R (2) XOR R (3) XOR R (4) XOR R (5) XOR R (6) XOR R (7) XOR R (8) XORR (9) XOR R (10) XOR R (11) XOR R (12) XOR R (15) ;crc_temp (2) =D (31) XOR D ( 30) XOR D ( 29) XOR D ( 28) XOR D ( 16) XOR D ( 14) XOR D ( 1) XORD (0) XOR R (0) XOR R (12) XOR R (13) XOR R (14) XOR R (15) ;crc_temp (3) =D (31) XOR D ( 30) XOR D ( 29) XOR D (17) XOR D (15) XOR D ( 2) XOR D (1) XORR (1) XOR R (13) XOR R (14) XOR R (15) ;crc_temp (4) =D (31) XOR D (30) XOR D (18) XOR D (16) XOR D (3) XOR D (2) XOR R (0) XOR R (2)XOR R (14) XOR R (15) ;crc_temp (5) = D ( 31) XOR D ( 19) XOR D ( 17 ) XOR D ( 4 ) XOR D ( 3 ) XOR R ( 1 ) XOR R ( 3 ) XORR (15) ;crc_temp (6) =D (20) XOR D (18) XOR D (5) XOR D (4) XOR R (2) XOR R (4) ;crc_temp (7) =D (21) XOR D (19) XOR D (6) XOR D (5) XOR R (3) XOR R (5) ;crc_temp (8) =D (22) XOR D (20) XOR D (7) XOR D (6) XOR R (4) XOR R (6) ;crc_temp (9) =D (23) XOR D (21) XOR D (8) XOR D (7) XOR R (5) XOR R (7) ;crc_temp (10) =D (24) XOR D (22) XOR D (9) XOR D (8) XOR R (6) XOR R (8) ;crc_temp (11) =D (25) XOR D (23) XOR D (10) XOR D (9) XOR R (7) XOR R (9) ;crc_temp (12) =D (26) XOR D (24) XOR D (11) XOR D (10) XOR R (8) XOR R (10) ;crc_temp (13) =D (27) XOR D (25) XOR D (12) XOR D (11) XOR R (9) XOR R (11) ;crc_temp (14) =D (28) XOR D (26) XOR D (13) XOR D (12) XOR R (10) XOR R (12) ;crc_temp (15) =D (31) XOR D (30) XOR D (29) XOR D (26) XOR D (25) XOR D (24) XOR D (23) XORD (22) XOR D (21) XOR D (20) XOR D (19) XOR D (18) XOR D (17) XOR D (16) XORD (15) XOR D (14) XOR D ( 12) XOR D ( 11) XOR D ( 10) XOR D ( 9) XOR D ( 8) XORD (7) XOR D (6) XOR D (5)