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课件主编 徐课件主编 徐课件主编 徐课件主编 徐 梁梁梁梁 习题解习题解 数数 字字 电电 子子 技技 术术 基基 础础 第5章 时序逻辑电路习题 时序电路分析 时序电路设计 计数器分析设计 序列信号发生器 VHDL设计 A组 A组 B组 B组 第第1题题 第第2题题 第第3题题 第第4题题 第第5题题 第第6题题 第第7题题 第第8题题 第第9题题 第第10题题 第第11题题 第第12题题 第第13题题 第第14题题 第第15题题 第第16题题 第第17题题 第第18题题 5 1 分析图分析图5 43时序电路的逻辑功能 写出电路的驱动方 程 状态方程和输出方程 设各触发器的初始状态为 时序电路的逻辑功能 写出电路的驱动方 程 状态方程和输出方程 设各触发器的初始状态为0 画 出电路的状态转换图 说明电路能否自启动 画 出电路的状态转换图 说明电路能否自启动 解解 00110 2201 1 n nn JKJKQ JKQ Q 1 00 1 1 1101110101 1 2220101201012 n n nnn nnnnnn nn nnnnnnnnnnn QQ QJ QK QQ QQ QQQ QQ Q QQ Q QQ Q QQQQ Q Q2nQ Q1nQ Q0nQ Q2n 1Q Q1n 1Q Q0n 1 000001 001010 010011 011100 100101 101110 110111 111000 因不存在 非编码状 态 因不存在 非编码状 态 所以 电路能 自启动 所以 电路能 自启动 1 CP Q0 FF0 1J 1K C1 Q1 FF1 1J 1K C1 Q2 FF2 1J 1K C1 驱动方程 状态方程 状态转换图 状态表 驱动方程 状态方程 状态转换图 状态表 Q2Q1Q0 000001010011 100101110111 5 2 试求图试求图5 44所示电路的状态转换表和状态转换图 说明所示电路的状态转换表和状态转换图 说明 X 0及及X 1时电路的逻辑功能 时电路的逻辑功能 解解 100 101 1 n n JX KXQ JXQK 电路为电路为2分频器分频器 输出为输出为Q1 X为控制为控制 X 0时电路不工作时电路不工作 X 1时电路工 作 时电路工 作 工作时电路能自启动工作时电路能自启动 1 0000010 1 1 111110 nn nnnn nn nnn QJ QKQXQXQQ QJ QK QXQ Q X Q X Q1nQ Q0nQ Q1n 1Q Q0n 1 00000 00101 01000 01101 10001 10110 11001 11101 X CP Q0 FF0 1J 1K C1 Q Q Q1 FF1 1J 1K C1 Q Q USE ieee std logic 1164 all ENTITY counter 10 IS PORT clk IN STD LOGIC q OUT INTEGER RANGE 0 TO 23 tc OUT STD LOGIC END counter 10 ARCHITECTURE c OF counter 24 IS BEGIN PROCESS clk VARIABLE count INTEGER RANGE 0 TO 23 BEGIN IF clk event AND clk 1 THEN IF count 59 THEN count count 1 ELSE count 0 END IF END IF IF count 23 THEN tc 1 ELSE tc 0 END IF q count END PROCESS END c 5 17 试用试用VHDL语言设计一个语言设计一个60分频的分频器 分频的分频器 同步同步60进制加计数器进制加计数器 LIBRARY ieee USE ieee std logic 1164 all ENTITY counter 60 IS PORT clk IN STD LOGIC q OUT INTEGER RANGE 0 TO 59 tc OUT STD LOGIC END counter 60 ARCHITECTURE b OF counter 10 IS BEGIN PROCESS clk VARIABLE count INTEGER RANGE 0 TO 9 BEGIN IF clk 1 AND clk EVENT THEN IF count 59 THEN count count 1 ELSE count 0 END IF END IF IF count 59 THEN tc 1 ELSE tc 0 END IF q clock q ones tc cascade wire counter 10PORT MAP clk cascade wire q tens
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