【含源代码】北邮数电实验洗衣机控制器点阵动态显示VHDL报告.docx

20152016 学年第一学期数字电路与逻辑设计实验（下）实验报告题目：基于 CPLD 的简易洗衣机控制器的设计与实现 班 级： 学 号： 班内序号： 学生姓名：1、 设计课题的任务要求任务要求： 基本要求：1、 基于 CPLD 的简易洗衣机控制器 的工作步骤为洗涤、漂洗和脱水三个过程，工作时间分别为：洗涤 30 秒（进 水 5 秒，洗衣 15 秒，排水 5 秒，甩干 5 秒），漂洗 25 秒（进水 5 秒，漂洗 10 秒， 排水 5 秒，甩干 5 秒），脱水 15 秒（排水 5 秒，甩干 10 秒）；2、 用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、 漂洗和脱水；E、洗涤、漂洗和脱水全过程；3、 用发光二极管显示洗衣机的工作状态（洗衣、漂洗和脱水），并倒计时显示每个状态 的工作时间，全部过程结束后，应有声音提示使用者，并保持在停止状态，直至再 次开始；4、 用点阵动画显示洗衣机工作过程中进水、波轮或滚筒转动、排水和甩干等的工作情 况，四种工作情况的动画显示要有区别且尽可能的形象。5、 用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前保留 的状态；提高要求：1、 三个过程的时间有多个选项供使用者选择。2、 可以预约洗衣时间。3、 自拟其它功能。2、 系统设计（包括设计思路、总体框图、分块设计）A.设计思路：本程序采用自顶向下的设计方法。先从所需要实现的功能入手，把整个洗衣机的程序分为分频（cp)模块，模式设置(fset)模块，控制(foption)模块和点阵模块（dianzhen）等分别实现，最后再合成一个整的程序。B.设计过程：1. 计算机编程:按照上述设计，用VHDL语言进行编程实现，并通过编译，观察资源使用情况。2. 系统仿真:通过仿真软件仿真，观察波形图，如果不对，对程序进行反复推敲修改.3. 下载调试:将程序下载到实验板上，调试各功能看是否满足设计要求。4. 修改程序:通过计算机仿真和下载调试，发现问题，返回原程序进行修改，再次进行下载调试，直到成功为止。C.总体框图：控制模块分频模块模式设置模块暂停模块点阵模块显示报警模块防抖模块点阵译码模块时钟信号D.状态转移图：000end/wait111E011D001C010B100AE.分块设计：分频模块:主要是从1MHZ的时钟，分出多个时钟，分别给控制器、模式选择模块（由于设有防抖功能故需要加时钟）、数码管译码模块等其他模块用来控制显示或其他。模式设置模块:主要功能是选择洗衣机的工作模式A E。其中模式选择用按键来实现，按键加入了防抖功能。按键一次表示A单洗涤，按键俩次表示B单漂洗，按键三次表示C单脱水，按键四次表示D漂洗+脱水，按键五次表示E洗涤+漂洗+脱水，再按键则跳回单洗涤过程，以此类推。并用3个LED灯来显示当前选择的模式。控制模块:主要功能键开始键和暂停键，分别用来控制洗衣机相应的功能。暂停键按下，洗衣过程暂停。洗衣完成会产生一个报警信号，蜂鸣器响起，提醒工作已经结束。点阵模块和点阵译码模块:主要功能键为当洗衣机处于不同工作状态时，控制点阵显示不同动画，不同动画分别对应进水、洗衣、漂洗、排水、甩干，使其工作状态一目了然。显示模块:主要功能是译码显示洗衣机倒计时，以及将报警信号输出。防抖模块:主要功能防止按键时模式选择混乱。3、 仿真波形及波形分析分频模块仿真:在这里我选择了cp模块进行仿真，由于cp1中分频系数过高难以看出准确仿真结果，我改用了较小的数字进行仿真，对代码段进行了如下修改 IF(count=110001)then -49 countclkin,cp1=c1,scp=sc);u2:cp2 PORT MAP(clk=clkin,cp2=c2);u3:fxiaodou PORT MAP(clk=clkin,mode=modin,rp=psin,modeO=m,rpO=p0);u4:fset PORT MAP(clk=c1,run=runin,mode=m,status=st1);u5:pause PORT MAP(run=runin,pause=p0,ps=p1);u6:foption PORT MAP(cp1=c2,cp2=c1,scp=sc,status=st1,run=runin,ps=p1,sel=selout,seg=segout,sound=s,o_status=st2,dianzhen=d);u7:display PORT MAP(cl=clkin,run=runin,sound=s,s_status=st1,o_status=st2,soundout=o_sound,statusout=status_out);u8:dianzhen PORT MAP(clk=c3,set=d,a0=a0,a1=a1,a2=a2,a3=a3,a4=a4,a5=a5,a6=a6,a7=a7);u9:cp3 PORT MAP(clk=clkin,cp3=c3);u10:cp4 PORT MAP(clk=clkin,cp4=c4);u11:dotdecode PORT MAP(CLK=c4,A0=a0,A1=a1,A2=a2,A3=a3,A4=a4,A5=a5,A6=a6,A7=a7,ROW=ROW,COL=COL);END;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY cp is PORT( clk:IN std_logic; cp1:OUT std_logic;scp:OUT std_logic );END;ARCHITECTURE freq of cp ISSIGNAL count:std_logic_vector(16 downto 1);SIGNAL c1:std_logic;SIGNAL c2:std_logic;BEGIN PROCESS(clk) BEGIN IF(clkevent and clk=1)then IF(count=1100001101001111)then -49,9999 count=0000000000000000; c1=not c1; - c2=count(15); ELSE count=count+1; END IF; END IF; END PROCESS; cp1=c1; scp=c2;END;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY cp2 is PORT( clk:IN std_logic; cp2:OUT std_logic );END;ARCHITECTURE freq of cp2 ISSIGNAL count:std_logic_vector(24 downto 1);SIGNAL c:std_logic;BEGIN PROCESS(clk) BEGIN IF(clkevent and clk=1)then IF(count=101111101011110000011111)then -12499999 count=000000000000000000000000; c=not c; ELSE count=count+1; END IF; END IF; END PROCESS; cp2=c;END;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY fxiaodou IS PORT( clk:IN std_logic; mode:IN std_logic; rp:IN std_logic; modeO:OUT std_logic; rpO:OUT std_logic);END;ARCHITECTURE impulse of fxiaodou IS SIGNAL cp:std_logic_vector(2 downto 1); SIGNAL jsq1:std_logic_vector(8 downto 0); SIGNAL jsq2:std_logic_vector(8 downto 0);BEGIN PROCESS(clk) BEGIN IF(clkevent and clk=1)THEN IF(mode=1)THEN IF(jsq1=111111111)THEN jsq1=jsq1; ELSE jsq1=jsq1+1; END IF; IF(jsq1=100000000)THEN cp(2)=1; ELSE cp(2)=0; END IF; ELSE IF(jsq1=000000000)THEN jsq1=jsq1; ELSE jsq1=jsq1-1; END IF; END IF; IF(rp=1)THEN IF(jsq2=111111111)THEN jsq2=jsq2; ELSE jsq2=jsq2+1; END IF; IF(jsq2=100000000)THEN cp(1)=1; ELSE cp(1)=0; END IF; ELSE IF(jsq2=000000000)THEN jsq2=jsq2; ELSE jsq2=jsq2-1; END IF; END IF; END IF; END PROCESS; rpO=cp(1); modeOstate=s2;statusstate=s3;statusstate=s4;statusstate=s5;statusstate=s1;statusstate=s5;status=111; END CASE; END IF;END IF; END PROCESS;END; LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY pause IS PORT( run:IN std_logic; pause:IN std_logic; ps:OUT std_logic );END;ARCHITECTURE status of pause ISSIGNAL p:std_logic;BEGIN PROCESS(pause) BEGIN IF(run=0)THEN p=0; ELSE IF(pauseevent and pause=1)THEN-pause bottom has been pressed p=not p;-p signal 1 END IF; END IF; END PROCESS; ps=p;END;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY foption IS PORT( cp1:IN std_logic; cp2:IN std_logic;scp:IN std_logic; status:IN std_logic_vector(2 downto 0); run:IN std_logic; ps:IN std_logic; sel:OUT std_logic_vector(6 downto 1); seg:OUT std_logic_vector(6 downto 0); sound:OUT std_logic; o_status:OUT std_logic_vector(2 downto 0); dianzhen:OUT std_logic_vector(3 downto 0); END;ARCHITECTURE run of foption isSIGNAL time1:std_logic_vector(3 downto 0);SIGNAL time2:std_logic_vector(3 downto 0);SIGNAL time0:std_logic_vector(3 downto 0);SIGNAL ts:std_logic;SIGNAL selsig:std_logic_vector(6 downto 1);SIGNAL segsig:std_logic_vector(6 downto 0);SIGNAL s:std_logic_vector(2 downto 0);SIGNAL sds:std_logic;SIGNAL sctl:std_logic;SIGNAL mt1:std_logic_vector(3 downto 0);SIGNAL mt2:std_logic_vector(3 downto 0); SIGNAL jsq:std_logic_vector(3 downto 0);SIGNAL d:std_logic_vector(3 downto 0):= 1110; BEGIN PROCESS(cp1) BEGIN IF(run=0)THEN IF(status(2)=1)THEN mt2=0011;mt1=0000;-status 100/111 time is 30 ELSIF(status(1)=1)THEN mt2=0010;mt1=0101;-status 010/011 time is 25 ELSIF(status(0)=1)THEN mt2=0001;mt1=0101;-001 15 END IF; s=status;time1=mt1;time2=mt2;sctl=0;-time1 and time2 show the seg ELSE IF(cp1event and cp1=1)THEN IF(ps=0)THEN IF(s(2)=1)THEN-100/111 25s IF(time2=0011 and time1=0000)THEN d=0000;-water in 5s elsif(time2=0010 and time1=0101)THEN d=0010;-wash 15s elsif(time2=0001 and time1=0000)THEN d=0001;-water out 5s elsif(time2=0000 and time1=0101)THEN d=0100;-pin-dry 5s elsif(time2=0000 and time1=0000)THEN d=1111;s(2)=0; end if; ELSIF(s(1)=1)THEN-010/011 30s IF(time2=0010 and time1=0101)THEN d=0000;-5s elsif(time2=0010 and time1=0000)THEN d=0011;-10s elsif(time2=0001 and time1=0000)THEN d=0001;-5s elsif(time2=0000 and time1=0101)THEN d=0100;-5s elsif(time2=0000 and time1=0000)THEN d=1111;s(1)=0; end if; ELSIF(s(0)=1)THEN-001 15s IF(time2=0001 and time1=0101)THEN d=0001;-5s elsif(time2=0001 and time1=0000)THEN d=0100;-10s elsif(time2=0000 and time1=0000)THEN d=1111;s(0)=0; end if; END IF; IF(time1=0000)THEN IF(time2=0000)THEN IF(s(2)=1)THEN s(2)=0; ELSE IF(s(1)=1)THEN s(1)=0; ELSE IF(s(0)=1)THEN s(0)=0; END IF;END IF;END IF; IF(s(2)and s(1)=1)THEN time2=0010;time1B 25S ELSE IF(s(1)and s(0)=1)THEN time2=0001;time1C 15S ELSE time2=0000;time1=0000;sctl=1;-no other state so the wash is end END IF;END IF; ELSE time2=time2-1; time1=1001; END IF; ELSE time1=time1-1; -time dec END IF;IF(s(2)=0 and s(1)=0 and s(0)=0 and sctl=1)THEN sds=scp;jsq=0000; ELSEsds=0;jsq=0000; END IF; IF(jsq=1001)THEN sctl=0;jsq=0000; ELSE jsq=jsq+1;sctl=1; END IF; END IF; END IF; END IF; dianzhen = d; END PROCESS; - PROCESS(cp2) BEGIN IF(cp2event and cp2=1)THEN ts=not ts; IF(ts=0)THEN time0=time1;selsig=111110;-control only the lower Nixie tube light up ELSE time0=time2;selsigsegsigsegsigsegsigsegsigsegsigsegsigsegsigsegsigsegsigsegsigsegsig=ZZZZZZZ; END CASE; END PROCESS; sel=selsig;seg=segsig; o_status=s;sound=sds; END;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_signed.all;ENTITY display ISPORT(cl:IN std_logic; run:IN std_logic; sound:IN std_logic; s_status:IN std_logic_vector(2 downto 0); o_status:IN std_logic_vector(2 downto 0); soundout:OUT std_logic; statusout:OUT std_logic_vector(2 downto 0) );END;ARCHITECTURE control OF display ISSIGNAL statussig:std_logic_vector(2 downto 0);SIGNAL soundsig:std_logic;BEGIN PROCESS(cl) BEGIN IF(run=0)THEN soundsig=0; statussig=s_status; ELSE soundsig=sound; statussig=o_status; END IF; soundout=soundsig;statusout=statussig; END PROCESS;END;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dianzhen ISPORT(clk : IN STD_LOGIC;-to cp3 set : IN STD_LOGIC_VECTOR(3 DOWNTO 0); a0,a1,a2,a3,a4,a5,a6,a7 : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END dianzhen;ARCHITECTURE dianzhen OF dianzhen IS SIGNAL c : INTEGER RANGE 0 TO 49 := 0; SIGNAL s : STD_LOGIC_VECTOR(3 DOWNTO 0) := 0000;BEGIN PROCESS(clk) BEGIN IF (clkEVENT AND clk = 1) THEN IF (s