以太网知识-RMII and SMII接口.doc

以太网知识(2)-RMII / SMII接口作者:luqiliang 日期:2010-5-4 13:47:22字体大小: 小 中 大本文主要分析MII/RMII/SMII，以及GMII/RGMII/SGMII接口的信号定义，及相关知识，同时本文也对RJ-45接口进行了总结，分析了在10/100模式下和1000M模式下的连接方法。续-上篇文章“以太网知识(1)-MII接口”1.5 Electrical CharacterMII接口的电气特性可以分为Driver characteristics和Receiver characteristics。针对于Driver characteristics的DC电气特性而言，Spec要求所有MII接口The high (one) logic level output potential Voh shall be no less than 2.40 V at an output current Ioh of 4.0 mA. The low (zero) logic level output potential Vol shall not be greater than 0.40 V at an output current IoLof 4.0 mA。这个就是LVTTL常用的逻辑标准。针对于Driver characteristics的AC电气特性而言，Drivers must also meet certain ac specifications in order to ensure adequate signal quality for electrically long point-to-point transmission paths. The ac specifications shall guarantee the following performance requirements. The initial incident potential change arriving at the receiving end of a point-to-point MII signal path plus its reflection from the receiving end of the path must switch the receiver input potential monotonically from a valid high (one) level to Vil Vil(max)200 mV, or from a valid low (zero) level to Vih Vih(min) + 200 mV. Subsequent incident potential changes arriving at the receiving end of a point-to-point MII signal path plus their reflections from the receiving end of the path must not cause the receiver input potential to reenter the range Vil(max) 200 mV Vi Vih(min) + 200 mV except when switching from one valid logic level to the other. Such subsequent incident potential changes result from a mismatch between the characteristic impedance of the signal path and the driver output impedance。2RMII接口分析2.1 RMII接口信号定义RMII接口（Reduced MII接口）是简化的MII接口。它也分为MAC模式和PHY模式。RMII接口接收、发送和控制的同步参考时钟REF_CLK是由外部时钟源提供的50MHz信号。这与原来的MII接口不同，MII接口中发送和接收的时钟是分开的，且都是由物理层芯片提供给MAC层芯片。这里需要注意的是由于数据接收时钟是由外部晶振提供而不是由载波信号提取的，所以在物理层芯片内的数据接收部分要设计一个FIFO，用来协调两个不同的时钟，在发送接收的数据时提供缓冲。物理层芯片的发送部分则不需要一个FIFO，它直接将接收到的数据发送出去就可以了。CRS_DV是MII中的RXDV 和CRS(Carrier_Sense)两个信号合并而成，当介质不空闲时CRS_DV以和REF_CLK相异步的方式给出。当CRS比RX_DV早结束时(即载波消失而队列中还有数据要传输时)，就会出现CRS_ DV在半位元组的边界以25MHz(在100MHz模式下)或2.5MHz(在10MHz模式下)的频率在0、1之间来回切换。因此，MAC能够从CRS_ DV中精确的恢复出RX_DV和CRS，见图14。RMII接口的MAC模式定义：RMII接口PHY模式定义：2.2 RMII接口时序特性RMII接口的发送部分包括TX_EN(发送使能)和TXD1:0(发送数据)两类信号线，它们与时钟CLK_REF同步。当MAC层有数据要发送时，TX_EN变为有效，数据便出现在TXD1:0上。对于100M速率时，物理层芯片在每个时钟周期都要采样TXD1:0上的数据，而在10M速率时，物理层芯片要每隔10个时钟周期采样TXD1:0上的数据，而MAC层发送的每个数据会在TXD1:0上保留10个周期。发送部分的波形图如下图13 RMII发送部分的时序关系图RMII接口的接收部分包括CRS_DV(载波和数据有效)、RXD1:0(接收数据)、RX_ER(接收出错)三类信号线，其中RXD1:0和RX_ER与时钟CLK_REF同步，而CRS_DV信号与时钟是异步的。当物理层接收到有效的载波信号后，CRS_DV信号变为有效，此时如果FIFO中还没有数据，则它会送出全零的数据给RXD1:0，然后当FIFO中填入有效的数据帧，数据帧的开头是“1010.”交叉的前导码，所以在RXD1:0上会出现“01”的比特，MAC层芯片会检测这一过程，从而开始一帧数据的接收。当外部载波信号消失后，CRS_DV会变为无效，但如果FIFO中还有数据要发送时，CRS_DV在下一周期又会变为有效，然后再无效再有效，直到FIFO中数据发送完为止。在接收过程中如果出现无效的载波信号或无效的数据编码，则RX_ER会变为有效，表示物理层芯片接收出错。在100M以太网速率中，MAC层芯片要每个时钟采样一次RXD1:0上的数据，在10M以太网速率中，MAC层芯片则每10个时钟周期采样一次RXD1:0上的数据，此时物理层芯片接收的每个数据会在RXD1:0上保留10个时钟周期。RMII接收部分的波形图如下图14 接收部分时序关系图3SMII接口分析3.1 SMII接口信号定义SMII（Serial MII）接口又叫串行MII接口。它包括TXD、RXD、SYNC三类信号线。另外所有的端口共用一个时钟信号CLOCK，此时钟信号是125MHz的，前三类信号都与此时钟同步。为什么用125MHz，是因为数据线里面会传送一些控制信息，后面会有介绍。SYNC是数据收发的同步信号，它每10个时钟周期置1次高电平，指示同步。TXD和RXD上收发的数据和控制信息，它们以10个比特为一组，以SYNC 为高电平来指示一组数据的开始，每一组的数据的含义见后面。可以看出，SMII接口所需的信号线每端口只有3根，比RMII接口(7根)还要少，比MII接口(14根)就更少了。SMII接口的MAC模式定义：3.2 SMII接口时序特性发送部分的波形图如下：图15 发送部分的时序关系从波形中可以看出，在SYNC变高后的10个时钟周期内，TXD上依次输出一组10比特的数据即TX_ER、TX_EN、TXD0:7。这些数据和控制信息的含义与MII接口中的含义相同，物理层芯片在接收到这些数据和控制信息后做与MII接口相同的处理。在100M速率中，每一组的内容都是变换的，在10M速率中，每一组的数据则要重复10次，物理层芯片采样任何一组都可以。接收部分的波形图如下：图16 接收部分的时序关系图从波形中可以看出，在SYNC变高后的10个时钟周期内，RXD上依次输出一组10比特的数据即CRS、RX_DV、RXD0:7。其中CRS和RX_DV的含义与MII接口中的相同。RXD0:7的含义则与RX_DV有关，当RX_DV为有效时（为高时），RXD0:7上为物理层接收的数据。当RX_DV为无效时（为低时），RXD0:7上的数据反映的是物理层状态的信息。其详细内容如下表所示：图17 SMII接口接收部分信息编码表当以太网的速率是100M时，每一组的数据都是变化的，当以太网的速率是10M时，每一组的数据则要重复10次，MAC层芯片只要采样其中任何一次就可以了。对其中的信号，MAC层芯片从SMII接口中获得的信息的处理方式与MII接口的处理方式是一样的。未完待续.关于MII，G