低频数字式相位测量仪.doc

低频数字式相位测量仪 根据本题要求，需分别制作相位测量仪、数字移相信号发生器和移相网络，下面分别对相位测量仪和数字移相信号发生器提出如下几种方案。一、相位测量仪方案论证方案一 利用锁相技术组成相位测量电路原理框图，如图1所示。两路同频率的信号、分别经放大整形后，变成两路方波信号。根据测量精度要求将其中一路方波信号进行360倍锁相倍频，作为计数器的时钟信号。另外两路方波信号分别经二分频后进行异或比较，其输出脉冲脉宽度即可反映两路信号的相位差。由于两路同频率信号在一周期内相位差小于，因此将基准信号360倍频后，其每个周期对应的的，故计数器所计的数即为和的相位差度数。图1方案二 采用CPLD实现相位测量，其原理电路框图2所示。被测信号经比较器整形后，输入鉴相器，鉴相器的输入、输出关系如图3所示。利用鉴相器的输出信号作为计数器的门控信号，计数器在门控时间内对时钟信号进行计数。设被测信号频率为fx，计数器时钟信号为fCLK1，计数值为M，则相位差的计算公式为CPLD完成fx和M的测量，并将数据并/串转换后送单片机进行计算，单片机将算出的频率值和相位差值值分别送数字显示。图2图3方案比较与选择 方案一通过锁相倍频虽可直接测出相位差值，但只适合对较低频率信号的相差测量，考虑到所相环捕捉带的限制，被测信号频率较高时，锁相环就难以满足要求了。方案二直接采用标准晶振源作为计数器时钟，可有效提高待测信号的频率范围。因此采用CPLD实现鉴相、计数既简化了电路结构，降低了硬件复杂度，而且提高了系统的稳定度。因此本设计采用方案二。二、数字式移相信号发生器方案论证 方案一 直接采用二片专用DDS合成芯片AD9850实现本题要求的信号发生器。只要外接精密时钟源，AD9850即可产生频率、相位均可编程的正弦信号。AD9850接口控制简单、方便，可采用8位并行和串行口直接输入频率、相位等控制数据。输出频率可高达125M，电路简单，稳定性好，但5bit数控相位调制，只能使输出相位以180、90、45、22.5、11.25变化或是他们任意组合的增量变化，不能满足题目“相位差步进为1连续变化”的要求。方案二采用FPGA实现数字式移相信号发生器，其组成框图如图4所示。DDS按频率要求对相位增量进行累加，以累加相位值作为地址码读取存放在存贮器内的波形数据，经D/A转换、滤波即得到所需的正弦波。考虑到本题精度要求，将一个周期信号分成360等分，即在ROM编写了360个点的数据，每一点数据即代表着1。从单片机键入不同的相位增量和地址增量，实现对输出频率及相位的控制。 图4数字式移相信号产生原理图 用FPGA实现数字移相信号源，频率、相位控制方法灵活，相位差产生精度高且可控制，经过比较，选择方案二。三、系统原理框图图5 系统总框图系统原理框图如图5所示。根据题目要求相位测量仪和数字式移相信号发生器是两个相互独立的系统，所以分别采用了一片可编程器件和各自的显示控制单元来完成设计。若从充分利用系统资源、降低成本、简化电路结构、提高稳定性考虑，可只用一片可编程逻辑器件和一个CPU来完成算术运算，并经实践测试系统工作正常。四、主要电路设计与计算1、移相网络理论分析与设计（1）结构与工作原理题目中给出的移相参考电路，如图6所示。经分析，有很好的移相功能。它由一个RC高通滤波器和一个RC低通滤波器组合而成，二者的上限频率和下限频率相同。二路输出信号经A1、A2跟随器隔离后，经同相加法器A3合成输出，输出信号较输入信号的相位发生了变化。图6 移相电网络电路中电位器用以改变高、低通滤波器输出信号送入加法器的幅度大小，从而改变合成信号的相位。、调整，以满足幅度要求。（2）移相原理数学分析1） 滤波器电路分析 （1） （2）其中 2） 同相加法器合成输入电压电位器W1中心抽头将W1分成两部分电阻Rx、Ry，分别接信号源（3） （4） 图7 同相加法器令，则由（1）-（4）式，可得 （5） （6）式中即为移相网络输出信号产生的移相。随着的调变，移相值变化如表1所示，移相变化曲线如图8所示。表1序号012345678y值00.10.20.30.50.70.80.91-453图8（3）电路参数设计1）RC值计算：根据题意，计算如下：f : 100Hz 1kHz 10kHzR: 159k 15.9k 1.59kC: 0.1uF 0.1uF 0.1uFR分别选取1.5 k、15 k和150k的电阻串接1 k、2 k和20k的精密电位器。2）放大倍数及值计算：设，取可得设置为电位器，使可调，满足要求。3）选取及选择：四运放可选一片TL084实现，单电源电压Vcc=5V时，其工作频率可达到1MHz，完全满足题目要求。为保证输出电压幅度足够，选V。2、相位测量仪设计根据图2所示，相位测量仪应包含频率测量及计数器门控时间内的计数值测量两部分，为了避免直接测频精度受被测信号的影响，采用了等精度测量方法，其FPGA的顶层电路设计如图所示。图9（1）等精度测频原理图10 等精度测频的基本原理是，预置一个闸门T，在被测信号上升沿到来时开始计数，并打开计数闸门T，预置闸门T结束后，在被测信号上升沿到达时，关闭闸门T，闸门T内对标准信号计数。由于T是一个常数，且是被测信号周期的整数倍，除了标准信号计数所产生的1个字误差外，在整个频段的测量是等精度的，图10示出了测频原理的波形。 设两次闸门的计数值分别定义为Nx和N0，则被测信号的频率为若忽略标频误差，可能产生的相对误差 （1）其中为被测信号的标准值 （2）由于，根据上面结果整理得 由于T是一个常数，所以对各频率的测量误差均保持在量级。（3）相位差测量鉴相器由异或门组成，其异或输出的高电平作为计数器的闸门，计数器在闸门开启后时钟脉冲有效，计数器开始计数，时钟信号采用4MHz有源晶振，所计得的个数为M，再根据相差计算公式得到相差值。计数器时钟频率的选取决定了测量相位的误差和程序计算复杂程度，因此可根据题目要求适当选取。3、数字式移相正弦信号发生器（1）DDS频率合成频率合成器由频率控制字M、相位累加器N、正弦查找表、D/A转换器、低通滤波器等组成，其核心是相位累加器。它由一个N位加法器和一个N位相位寄存器级联构成，直接对参考时钟进行抽样和数字化，即每来一个时钟信号，加法器将频率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，用这种数字计算的方法产生频率合成，即DDS。可直接采用一片ALTER公司的EPF10K10来实现。信号的输出频率fo可以按下式计算，即 式中：为晶振频率，N为相位累加器位数，M为相位累加器的增量（步长）。本设计中取=8388608（由419304MHz二倍频获得），N=23，则输出频率fo为f0=M（Hz）通过控制M的值就可以准确地实现频率步进为1Hz的要求，经测试Mmin为1，Mmax大于200K。 CPLD的顶层原理图如图11所示 图11（2）幅度控制幅度控制如图9所示。根据DAC0800输出信号的幅度随参考电压变化而变化的原理，根据DAC0800输出电压表达式 采用两片0800，一片用来作幅度输出，一片用来做参考电压的控制。图12 （3）数字相差产生 在一个周期正弦信号内作360个波形幅度数据，一个地址单元即代表了1的相位，只要控制地址累加值即可实现数控相差。当需要超前N相位时，地址累加器就在原值上加N再进行累加；若需要滞后N相位时，地址累加器就在原值上减N再进行累加。五、软件系统及程序框图 1、单片机主程序流程图开 始初始化有测量值？读入数据计 算显示频率显示相位YN开 始初始化有键盘键入？功能判断显示YN频、幅控制步进控制 （a）相位测量 （b）相位产生 图12 主程序流程图2、键盘功能 频率 预置相位预置步进 选择功能89+ -确认45670幅度11幅度22频率3相位差六、安装调试 1、测试方案（1）移相网络用标准相位测量仪对移相网络进行校验，测得移相网络的最大移相范围在-46+46满足题目-45+45连续变化的要求。表2相位频率最大滞后相位差最大超前相位差f 1=100Hz-46.2746.12f 2=1KHz-46.5346.40f 3=10KHz-46.4446.51（2）相位计校验用自制相位移检测移相网络，并用标准相位测量仪校验，实测误差，测量结果如表3。表3 频率标准相差实测相差绝对误差100Hz321318021k Hz2322211110 kHz1651641.0 （3）自制数字相位信号发生器采用60M双踪示波器检测两路正弦信号的频率、幅值，分别改变频率、幅度步进控制，观察变化状态及精度。将两路相差信号送相位计测量，与标准指标比较误差，结果如表4表4预置频率10Hz2K10K20K100K实测频