2012_2013电子科技大学数字系统EDA技术试韄1.doc

学院 姓名 学号 任课老师 考场教室_选课号/座位号 密封线以内答题无效电子科技大学2012-2013学年第 2 学期期 末 考试 卷课程名称： 数字系统EDA 技术 考试形式： 一页纸开卷 考试日期： 2013年 5 月 29 日考试时长： 120 分钟课程成绩构成：平时 10 %， 期中 %， 实验 30 %， 期末 60 %本试卷试题由 五 部分构成，共 8 页。题号一二三四五合计得分得 分一、单项选择题（共20分，共10题，每题2分）1现场可编程门阵列的英文简称是（ ）。A. FPGAB. PLAC. PALD. PLD2下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（ ）。A. 原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B. 原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C. 原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D. 原理图/HDL文本输入功能仿真适配编程下载综合硬件测试31987标准的VHDL语言对大小写是（ ）。A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感4下列关于信号的说法不正确的是（ ）。A. 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。5下列关于变量的说法正确的是（ ）。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名= 表达式。6在VHDL语言中，下列对时钟边沿检测描述中，错误的是（ ）。A. if clkevent and clk = 1 thenB. if falling_edge(clk) thenC. if clkevent and clk = 0 thenD. if clkstable and not clk = 1 then7在一个VHDL设计中，idata是一个信号，数据类型为integer，数据范围0 to 127，下面赋值语句正确的是（ ）。A. idata := 32;B. idata = 16#A0#;C. idata = 16#7#E1;D. idata := B#1010#;8不属于顺序语句的是（ ）。A. IF语句 B. LOOP语句C. PROCESS语句D. CASE语句 9在VHDL中，含WAIT语句的进程PROCESS的括弧中（ ）加敏感信号，否则是非法的。A. 可以B.不能C. 必须D. 有时可以10QUARTUS II不支持的输入方式是（ ）。A. 文本输入B. 原理图输入C. 波形输入D. 矢量输入得 分二、程序填空题。在横线上填上合适的语句，完成程序的功能。（共12分，共6空，每空2分）1在下面横线上填上合适的语句，完成数据选择器的设计。library ieee;use ieee.std_logic_1164.all;entity mux16 isport( d0, d1, d2, d3: in std_logic_vector(15 downto 0);sel:in std_logic_vector( downto 0);y:out std_logic_vector(15 downto 0);end;architecture one of mux16 isbeginwith selecty =d0 when 00,d1 when 01,d2 when 10,d3 when ;end;2在下面横线上填上合适的语句，完成4-2优先编码器的设计。library ieee;use ieee.std_logic_1164.all;entity code4 isport(a,b,c,d : in std_logic;y0,y1 : out std_logic);end code4;architecture art of code4 issignal ddd:std_logic_vector( downto 0);signal q:std_logic_vector(1 downto 0);begin ddd= ; process( )beginif (ddd(0)=0) thenq = 11;elsif (ddd(1)=0) thenq = 10;elsif (ddd(2)=0) thenq = 01;elseq = 00;end if; end process;y1=q(1);y0=q(0);end art;得 分三、程序改错题。改正下列程序中的错误，并简要说明每个错误的原因。（共12分，共3题，每题4分）1三态门电路entity ex1 is port(en,din:in bit; dout:out bit);end ex1;architecture art of ex1 isbegin process(en,din) beginif en=1 then dout=din;else dout=Z; end if;end process;end art;2模16计数器library ieee;use ieee.std_logic_1164.all;entity ex2 isport(clk: in std_logic;count: out std_logic_vector(3 downto 0);end ex2;architecture rtl of ex2 isbeginprocess(clk) if clkevent and clk=1 then count=count+1; end if;end process;end rtl;3奇偶校验电路library ieee;use ieee.std_logic_1164.all;entity ex3 isport(a: in std_logic_vector(7 downto 0); Y:out std_logic);end ex3;architecture art of ex3 isSignal tmp: std_logic;beginprocess(a)begin tmp=1;for i in 0 to 7 loop tmp=tmp xor a(i);end loop; Y=tmp;end process;end art;得 分四、简答题。（共16分）1VHDL的基本结构及每部分的基本功能是什么？(6分)2简述VHDL实体定义的端口模式有哪些？各自的特点是什么？(5分)3数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻辑模块有那些？(5分)得 分五、程序设计题。用VHDL设计电路。（共40分）1用VHDL设计一个模为90，具有异步复位以及使能功能的8421BCD码计数器。nReset为异步复位信号（低电平有效），Ena为使能信号（高电平有效），Clk为时钟信号，Carry为进位输出产生的信号，CL和CH分别