EDA期末知识整理.doc

一关系混淆类概念1简述VHDL语言实体声明中：IN，OUT，BUFFER和INOUT 等端口模式各自的特点。端口模式特点为：IN：输入型，只读模式。OUT：输出型，只写。BUFFER：缓冲型，带有读功能的输出模式，即输出并向内部反馈，与 out 相似，但可读。INOUT：输入输出型，可读可写，可以通过该端口读入或写出信息。2简述VHDL中信号、变量的功能特点及使用方法，区别。答：信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。全局量，使用场所：architecture、package、entitiy。变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。局部量，使用场所：process、function、procedure。信号变量赋值符号=:=功能电路的内部连接内部数据交换作用范围全局，进程和进程之间的通信进程的内部行为延迟一定时间后才赋值立即赋值3 VHDL的基本结构及每部分的基本功能？答：VHDL的基本结构有： 库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture）和配置（Configuration）几部分组成。每部分的基本功能为：库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。程序包（Package）：将已定义的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合。 实体（Entity）：定义系统的输入输出端口 结构体（Architecture）：定义系统的内部结构和功能。 配置（Configuration）：从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。4试比较case语句和with-select语句的区别 case 语句 with_select 语句不同点： 顺序执行语句 并行执行语句 只能在process 中或子程序中 不能在process或子程序中二名词解释和基本概念：ASIC专用集成电路，FPGA现场可编程门阵列CPLD复杂的可编程逻辑器件，IP知识产权核或知识产权模块JTAG联合测试行动小组HDL硬件描述语言VHDL超高速集成电路硬件描述语言SOPC：可编程片上系统PCB：(Process Control Block)进程控制块RTL：寄存器传输级FSM：有限状态机LPM：可设置模块库IEEE电子电气工程师协会LPM参数可定制宏模块库UART串口（通用异步收发器）ISP在系统编程LAB逻辑阵列块可编程器件分为 FPGA 和 CPLD FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。FPGA过程中的仿真有三种：行为仿真、逻辑仿真、时序仿真图形文件的扩展名是 GDF ，仿真通道文件的扩展名是 SCF ，波形文件的扩展名是 WDF，使用VHDL语言，文本设计文件的扩展名是 .VHDMAXPLUSII支持的设计输入方法有 图形输入， 波形输入， 文本输入 Quartus II有 原理图、文本、波形 三种输入方式EDA设计输入主要包括图形输入HDL文本输入状态机输入MAX+PLUS2的VHDL程序的文件名和实体名要一致。表示端口映射的关键词是PORT MAP。基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入功能仿真综合适配时序仿真编程下载硬件测试。基于可编程器件EDA技术主要包括四大要素，分别为大规模可编程器件、硬件描述语言、软件开发系统、实验开发系统。EDA数字系统工程设计流程包括：设计准备、设计输入、设计实现、器件编程与配置、设计验证。EDA设计过程中的仿真有三种，它们是行为 仿真、 逻辑 仿真和 时序 仿真以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD 芯片中，完成硬件设计和验证。EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。元件例化语句的作用： 层次设计，由 元件声明 和元件例化 两部分组成。元件例化语句中的接口表达式有名称关联和位置关联两种方式。VHDL中元件例化语句的端口映射方式有 名字映射 和 位置映射 两种硬件描述语言(HDL) 是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。它的种类很多，如 VHDL 、 Verilog HDL 、 AHDL 。硬件描述语言HDL给数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的自顶向下的设计方法。变量赋值语句的语法格式：目标变量名 ： 表达式，信号赋值语句的语法格式：目标信号名 = 表达式。下列标准数据类型各值的含义：0_强0_、1 _强1_、 Z 高阻态 、 L _弱0_、 H _弱1_、 _忽略_。CPLD是基于 乘积项 的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。而FPGA采用查找表LUT结构的可编程结构。CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。CPLD中的逻辑单元是大单元，采用集总总线互连方式；FPGA的逻辑单元是小单元，采用分段式互连方式。VHDL的基本描述语句包括一系列顺序语句和并行语句两大基本描述语句。VHDL的库分为两类：设计库和资源库。VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型： IN 、OUT 、 BUFFER 、 INOUT 。VHDL语言的操作符四种，即逻辑运算符、关系运算符、算术运算符、并置运算符。VHDL文字主要包括数值型文字和标识符。VHDL结构体描述设计实体的结构和功能。VHDL数据对象包括常量、变量和信号。VHDL中最常用的库是IEEE 标准库。VHDL字符可以是单引号 括起来的数字、字母或符号。VHDL适合行为级和RTL级描述；Verilog HDL适合RTL级和门级描述。VHDL赋值语句由赋值对象、赋值符号和赋值源三个基本部分组成。VHDL源程序的文件名应与实体名相同，否则无法通过编译VHDL的子程序有过程(PROCEDURE)和函数(FUNCTION)两种类型,具有可重载性特点VHDL的三种设计思路是 基于逻辑门的设计方法、 数据流的设计思路 和 基于行为描述的设计方法。在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。PROCESS语句主要由进程说明、敏感信号表和顺序语句三部分组成。PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。进程在运行时只有两个状态：执行和挂起。一个进程中没有敏感信号表，则其内部必然至少有一条WAIT语句。进程语句启动的条件是 敏感数据参数表的数据发生变化或满足条件的wait语句在结构体中使用的信号、元件等，要在关键词ARCHITECTURE和BEGIN之间进行说明。结构体的结构化描述主要描述电路的组成，即元件之间的互连。主要用元件例化语句和生成语句来实现。结构体包括三种描述方法：结构体的行为描述、结构体的数据流描述、结构体的结构化描述。摩尔状态机中，其输出只是 当前状态值 的函数，并且仅在时钟边沿到来时才发生变化。变量是一个局部量，只能在进程、过程或函数中定义和使用。可编程逻辑器件CPLD和FPGA的区别是：CPLD是基于 逻辑门 的可编程器，FPGA是基于 查找表 的可编程器。标识符一般由 英文、数字（09）、下划线 三种符号组成传统电路设计思想是 bottom-up ，现代EDA设计思想是 top-down 写出五种以上的VHDL的预定义数据类型。布尔(BOOLEAN)数据类型、位(BIT)数据类型、位矢量(BIT_VECTOR)数据类型，字符(CHARACTER)数据类型、整数(INTEGER)数据类型、实数(REAL)数据类型，字符串(STRING)数据类型、时间(TIME)数据类型写出PROCESS语句结构的一般表达格式。进程标号: PROCESS ( 敏感信号参数表 ) IS 进程说明部分 BEGIN 顺序描述语句 END PROCESS 进程标号;写出结构体的一般语言格式并说明其作用ARCHITECTURE 结构体名 OF 实体名 IS 说明语句BEGIN 功能描述语句END ARCHITECTURE 结构体名;结构体用于描述电路器件的内部逻辑功能或电路结构。使用的语句有顺序语句和并行语句。程序注解library ieee; 定义元件库 use ieee.std_logic_1164.all; 使用ieee库中 ENTITY aa1 is 定义实体 port(a,b,s:in bit; a，b，s为输入端口，数据类型bit end aa1; 实体描述结束 architecture one of aa1 is 定义结构体 y=a when s=0 else b; 当S=0时 y=a，否则等b end one; 结构体描述结束 逻辑功能： 2选1选择器