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1 数字电子技术基础答案 第 1 章 自测题 1 1 填空题 1 100011 11 00110101 01110101 11110 01 1E 4 2 4 3 n 24 逻辑代数卡诺图 5 DCBAF DCBAF 6 CBDCBAF 7 代数法卡诺图8 1 1 2 判断题 1 2 3 1 3 选择题 1 B 2 C 3 C 1 4 AF1 BABF2BAF3 1 5 A B L 0 0 1 0 1 0 1 0 0 1 1 1 1 6 CL 1 7 ABCBABCY 习题 1 1当000 012 AAA 7 A到 3 A有 1 个不为 0 时 就可以被十进制8 整除 1 2 a ACBCABL b BAABL c CBASACBCABC0 1 3 略 1 4 1 BADCF 1 1 BADCF 2 BABAF 2 2 BABAF 3 EDCBAF3DECABF3 2 4 4 DABACEAF 4 DACABEAF 1 5 CBAF 1 6 1 BACBCAL 2 DBCBDCAL 3 ADL 4 EABCDL 5 0L 1 7 CBABCACABABCCBAL 1 8 1 ABDDACF1 2 BCABACF2 3 CABABAF3 有多个答案 4 CBADCABCACDF4 5 CBAABDCBADBAF5 6 1 6 F 1 9 1 ADDCBBAF1 2 BAACF2 3 DADBCBF3 4 BCF4 1 10 1 CABF1 2 BCF2 3 DABCF3 4 CBADBDCF4 1 11 CABADF 1 12 1 DBADCADCBF1 多种答案 2 CBBCDDCDBF2 3 CBCADCF3 4 ABF4 5 BDDBF5 6 CBDADCAF6 多种答案 7 CADBF7 多种答案 8 BCDBF8 多种答案 9 BDCF9 1 13 略 第 2 章 自测题 2 1 判断题 1 2 3 4 5 6 7 8 9 10 2 2 选择题 1 A B 2 C D 3 A 4 B 5 B 6 A B D 7 C 8 A C D 9 A C D 10 B 习题 2 1 解 ABCY 1 3 2 2 解 a mA234 0 50 3 012 C CESCC BS R UV I BS mA1 0 53 7 06 II B 三极管处于放大状态 V 711 05012 CBCCO RIVu b mA029 0 350 3 05 C CESCC BS R UV I BS mA143 0 30 7 05 II B 三极管处于饱和状态 V 3 0 CESO Uu c V 66 0 1 21 B BB EEI IB R RR Vu uu 三极管处于截止状态 V 12 CCO Vu 2 3 解 10 IL OL OL I I N 20 IH OH OH I I N OHOL NN 取10 OLO NN 2 4 解 20 4 0 8 OL N 20 02 0 4 0 OH N 取20 O N 2 5 解 均为1 4V 2 6 解 AY 1 ABY2 ABY3 BABAY4 2 7 解 k 63 2k 04 0902 02 35 IHOH OHmin CC Lmax mINI UV R 4 k 35 0k 1316 4 05 ILOLmax OLmax CC Lmin MII UV R k 63 2k 35 0 L R 可 以 在 此 范 围 内 选 取 某 一 标 称 阻 值 如 选1k L R或 2k L R 2 8 解 1 1 V 1 4V 2 V 0 3V 2 1 V 1 4V 2 V 0 3V 3 1 V 0 3V 2 V 3 6V 2 9 解 1 V 3 6V V3 0 O u 2 V 1 4V V3 0 O u 3 V 0V V3 0 O u 4 V 1 4V V3 0 Ou 2 10 解 a b c d 2 11 解 V0 B u 2 12 略 2 13 略 第 3 章 自测题 3 1 判断题 1 2 3 4 5 6 7 8 3 2 选择题 1 CD 2 B 3 C 4 D 5 ACD 6 A 7 E 8 D 9 C 10 C 11 C 12 D 13 AB 14 A 15 AB 3 3 填空题 1 低电平 2 修改逻辑设计接入滤波电容加选通脉冲 习题 3 1 解 1 输出函数逻辑表达式为 ABCCBAPCBACPBPAPL 2 列出真值表 略 3 分析逻辑功能 当A B C三个变量不一致时 电路输出为 1 所以这个电路 称 为 不一致电路 3 2 解 输出函数逻辑表达式为 5 ABSSBBASABSY 0123 2 列出真值表 略 3 分析逻辑功能 该电路是函数发生器 3 3 解 a 输出函数逻辑表达式为 BABABAABBABAY 逻辑功能 完成 异 或 运 算 的 逻 辑 功 能 b 输出函数逻辑表达式为 MBAMMBAMY 逻辑功能 当M 0 时 Y B 当M 1 时 Y A 所 以 它 的 功 能 为 完 成 二 选 一 数 据 选 择 器 3 4 解 1 列出该组合的真值表如表3 4 表3 4 习题 3 4 的真值表 A B C D F 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 00 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 2 利用卡诺图化简并写出F 的与非 与非表达式 画出逻辑电路图 DBADCBDCACBAABCBCDACDABD DBADCBDCACBAABCBCDACDABDF 6 逻辑电路图略 3 5 解 a Y X 2 2 位二进制数的平方最大是 1001 输出用 4 位二进制数Y3 Y0 真值 表如表 3 5 所示 表 3 5 a Y X 2的真值表 根据真值表3 5 a 写出最简表达式 并转化为与非形式 Y3 Y2 Y1 0 Y0 B 逻辑电路图略 2 Y X 3 3 位二进制数的立方最大是 27 10用 5 位二进制Y4 Y0表示 真值表如表3 5 b 所示 表 3 5 b Y X 3 的真值表 根 据 真 值 表3 5 b 写 出 最 简 表 达 式 并 转 化 为 与 非 形 式 如 下 所 示 Y4 Y3 A Y2 0 Y1 Y0 B 实现逻辑电路略 3 6 解 首先将 F1 F2 F3表示成最小项之和的形式 把二片 2 线 4 线译码器扩展成3 线 8 线译码器即可实现该多输出函数 543254323 12 0760761 mmmmmmmmBABAF mCBAF mmmmmmCBAABF 实现逻辑电路略 3 7 解 1 76520765201 mmmmmmmmmmF 逻辑电路图略 2 15141110151411102 1511321511321 mmmmmmmmF mmmmmmmmF 将二片 3 线 8 线译码器扩展为4 线 16 线译码器 实现 F1 F2 逻辑电路图略 A B Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 0 1 A B Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 1 7 3 8 解 1 将要实现的函数转换3 变量的最小项的形式 这 3 个变量要与74151 的 3个地 址端对应 不妨取A B C这 3 个变量 整理后的式子为 7421 7 4 2 1 mmmmmF 将本题目要实现的组合逻辑函数与74151 的输出表达式进行比较 输入变量ABC将接至数据 选择器的输入端A2A1A0 输出变量接至数据选择器的输出端 将逻辑函数F 的最小项表达 式与 74151 的输出表达式相比较 F式中没有出现的最小项对应的数据输入端应接0 即 D0 D3 D5 D6 0 D1 D2 D4 D7 1 逻辑电路图略 2 将要实现的函数转换3 变量的最小项的形式 这 3 个变量要与74151 的 3 个地址 端对应 不妨取A B C这 3 个变量 整理后的式子为 5410 55441100 9 10 110 1 2 3 8 mmmm DmDmDmDmDmDmDmDm CDBADCBADCBADCBACDBADCBADCBADCBAmF 将本题目要实现的组合逻辑函数与74151 的输出表达式进行比较 即可得到如下式子 逻辑电路图略 3 将要实现的函数转换3 变量的最小项的形式 这 3 个变量要与74151 的 3 个地址端对应 不妨取 A B C这 3 个变量 整理后的式子与74151 的输出表达式进行比较 即可得到如下 式子 画出连接电路图如图3 8 c 所示 EDEDDEDEDEDD EDEDDEDEDDDEDED 765 43210 逻辑电路图略 3 9 解 1 当 T 0时 ABCD 作为 4变量的最小项可知 F m 8 9 10 11 d 12 13 14 15 当 T 1时 ABCD 作为 4 变量的最小项可知 F m 2 3 4 5 d 12 13 14 15 利用卡诺图化简可得表达式 CBATCTBATCBATCTBATF 逻辑电路图略 2 754621 7654621 mTmTmTmTmTm mTmTmTmTTmTmTmCBATCTBATF 将要实现的函数转换3 变量的最小项的形式 这 3 个变量要与74151 的 3个地址端对应 不妨取 A B C这 3 个变量 整理后的式子与74151 的输出表达式进行比较 即可得到如下 式子 1675421030DTDDDTDDDD 逻辑电路图略 3 10 解 根据数据选择器的功能 写出其函数式 2 2101 EDBDBABEDCBAF XYZWYXWYXmZWmWmF 8 3 11 解 列出真值表如表3 11 所示 其中A B C三个变量表示三个人 Y表示提议是否 通过 表 3 11 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1 写出最简表达式 CABCABCABCABY逻辑电路图略 2 写出最小项的表达式 Y m3 m5 m6 m7 m7m6m5m3逻辑电路图略 3 12 解 表 3 12 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 1 利用卡诺图化简 写出输出的最简表达式 ABCABADY ABABY ACCBAABDY DCDBAY 0 1 2 3 逻辑电路图略 2 根据真值表可得 Y3Y2Y1Y0 DCBA 0011 可用 74283 表示减法运算 Y3Y2Y1Y0 DCBA 0011 DCBA 1100 1 逻辑电路图略 3 13 解 根据真值表写出表达式 01010101 01010101 BABAGGBAGGBAGGABGG BAGGBAGGABGGABGGF 把上式表示成G1G0A 这三个变量的最小项的形式 即可得到如下的式子 D C B A Y3 Y2 Y1 Y0 9 BmBmmBmBmmBm BmBmBmBmmBmBmmBm BABAGGBAGGBAGGABGGF 7654321 764552321 01010101 上式和 8 选一数据选择器的标准式子相比较 可以得到 BDDDDBDDDD7315264100 逻辑电路图略 3 14 解 这实际是利用数据选择器的使能端将若干片4 选 1 扩展为 20 选 1 20 选 1 的地址变量 为 5 个 故高 3 位作为译码器的变量输入 译码器的输出作为4 选 1 的选片信号 低 2 位作为 4 选 1 的地址变量 根据以上原理用5片 4 选 1 和 3 线 8 线译码器及或门组成20 选 1 图 3 14 3 15 解 图 3 15 3 16 解 该电路完成两个3 位二进制数是否相同比较功能的电路 3 17 解 将电路分成三个功能块 加法运算电路及比较器 译码电路 显示电路 分析各个功能块的逻辑功能 加法器的输出是A3 A0 与 B3 B0 的和 比较器完成的是当加法器输出的和小于1010 时 比较电路的输出YA B 1 7448 是 BCD七段显示译码器 输出是高电平有效 可以直接驱动七段共阳极数码管 显示电路显示十进制0 9 由上述分析可知 该电路实现1位十进制加法器 数码管可以显示相加结果 当相加的 结果大于 1001 时 数码管不显示 3 18 解 该电路是一个检测8421BCD码并将其进行四舍五入的电路 10 3 19 解 根据提示和提议 列出真值表如表3 19 所示 用F 表示输出变量 并设F 1 代表 可输血 F 0代表 不可输血 表 3 19 A B C D F 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1 根据真值表 写出A B C三变量的最小项的形式 DmDmDmDmDmmm DmDmDmDmDmDmDmDmDmF 7654210 765421100 用 74151 来实现 则可得到 DDDDDDDDDD5037642110 图略 3 20 解 构成32 地址译码系统需要用4 片 74LS138 译码器 32 地址对应5 位二进制地址 码 A4A3A2A1A0 低三位地址A2A1A0为每一片译码器提供8 个低位地址 高位地址A4A3作 为译码器的使能信号 A2 A1 A0 EN1 EN2A EN2B Y0 Y7 74138 3 A2 A1 A0 EN1 EN2A EN2B Y0 Y7 74138 4 Y16 Y23Y24 Y31 A2 A1 A0 EN1 EN2A EN2B Y0 Y7 74138 1 A2 A1 A0 EN1 EN2A EN2B Y0 Y7 74138 2 A1 A2 A0 A3 1 Y0 Y7Y8 Y15 A4 1 11 3 21 解 分析 在使能条件下74138 的每一个输出都是对应最小项的非 在使能条件下74151 的输出是对应输入数据 因此将控制变量C2C1C0数据选择器的数据选择信号 则输入数据 为输出函数 这些函数由三线 八线译码器经与非门组合提供 根据题意 得到74151 各个数据输入端的值为 D0 0 D1 ABC 7Y D2 A B C 0Y D3 ABC 7Y D4 CBA 0Y D5 CBA 1247YYYY D6 AB AC BC 3567YYYY D7 1 得逻辑图如图3 21 所示 图 3 21 3 22 解 1 CBAABF 两个卡诺圈相切 当 A 1 C 1 时 F B 可能出现 0 冒险 将 F 变换为 F AB AC AC增加冗余项AC后消除了上述冒险 2 ABCACABCF F A 当 A 1 B 0 时 F C会出现 0 冒险 a b 消除方法增加冗余项A F A 无冒险 3 F AB 当 AB由 01 跳变到 10 时 由于门延迟不同可能会出现以下冒险 A2A1A0 74151 D0 D1 D2 D3 D4 D5 D6 D7 EN Y 0 1 F A2 A1 A0 EN1 EN2A EN2B Y0 Y7 74138 Y1 Y2 Y3 Y4 Y5 Y6 1 A B C 1 1 C2C1C0 12 c AB 01 11 10 F 1 0 1 AB 01 00 10 F 1 0 1 消除方法在输出端加采样电路 避开冒险 4 F d 当 ABC取 111 时 F 会产生 1 冒险 消除方法增加冗余项 ACD B ABC F 0 消除 1 冒险 5 F C A C e 当 C 0时 会产生 1 冒险 消除方法 根据卡诺图重新化简 F C 则无冒险 第 4 章 自测题 4 1 判断题 1 2 3 4 5 6 7 8 9 11 4 2 选择题 1 A 2C 3B 4 B 5 B 6 A 7 B 8 BC 9 C 10 D 11B C 12C 13 C 14D 15B 16B 17 ABC 18 ABD 19 BCD 4 3 填空题 1 RS D JK T T 2 基本 同步 主从 边沿 3 特性表 状态转换图 特性方程 波形图4 S 0 R 0 5 2 Q 1 Q 0 Q 6 空翻 边沿触发器 7 0 1 8 保持9 主从 边沿10 控制电路 13 11 高12 nnn QKQJQ 1 置 0 置 1 保持 翻转 习题 4 1 Q Q 1 1 1 1 11 0 0 00 0 不变 SD RD SDRD 状态表 4 2 CP S R 123456 Q Q 4 3 DS R D Q Q 4 4 123456CP7 A B Q1 Q2 4 5 123456CP7 J K Q 4 6 14 123456CP7 D Rd Q b 4 7 略 4 8 12345 CP A B Q1 Q 2 C 4 9 解 nnn QQQ 21 1 1 nn QQ 1 1 2 CP Q1 Q2 4 10 解 DQ n 1 1 nnnnnnn QQQQQKQJQ 212122 1 2 CP D Q1 Q2 4 11 解 写出电路的输出方程XQ n 1 列状态转换表如下 X n Q 1n QZ 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 15 01 1 0 1 10 0 0 0 4 12 画出此触发器的状态转换图 0 1 Y 0 Y 1 Y x Y xX x X x X 0 X 1 第 5 章 自测题 5 1 选择题 ADCDB ABBBD DABBA C 5 2 判断题 5 3 填空题1 数码 移位2 组合 时序3 4 个4 同步 异步 习题 5 1 1 需要四个移位脉冲 2 此移位寄存器为右移寄存器 3 us KHzf T20 50 11 完成该操作需要20 4 80us 的时间 5 2 此电路为能自启动的异步五进制计数器 5 3 此电路为能自启动同步五进制计数器 5 4 1 计数器最高位触发器的输出脉冲频率为 KHz KHzf f4 2 512 2 77 0 2 需要用10 个触发器构成 5 5 此电路为一能自启动的同步五进制计数器 5 6 计数器有六个独立状态 状态转换图如图T5 6 所示 图 T5 6 5 7 可以用下降沿触发的JK 触发器构成的一个三进制计数器来实现 输出方程和驱动方程为 16 n QZ 1 n QJ0111K n QJ1010K 能自启动 逻辑图略 5 8 输出方程及驱动方程 n QZ 2 n 0 n 12 QQJ 1 2 K n QJ 01 n QK 01 n QJ 20 1 0 K 能够自启动 电路图略 5 9 输出方程 驱动方程 nnQ QC 12 n QJ 12 n QK 12 n QJ 21 n QK 01 1 0 J n QK 20 电路能够自启动 逻辑图略 5 10 1 按照给定的状态转换图画出次态卡诺图如图T5 10 a 所示 求出 1n A 1n B 1n C状态方程 选用D触发器 即得到驱动方程 a 图 T5 10 a 1n A 1n B 1n C的卡诺图分别如图T5 10 b c d 所示 17 b c d 图 T5 10 b c d 合并 1 得到 nnn BMCMA 1 nnn CMAMB 1 nnn AMBMC 1 2 检查自启动能力 将 M 0时 nnn CBA 000 111 代入状态方程 得到 111nnn CBA 111 000 将 M 1时 nnn CBA 000 111 代入状态方程 得到 111nnn CBA 111 000 因此电路不能自启动 3 改圈 1n C 的卡诺图即可使电路由不能自启动变为自启动 1n C 的卡诺图如图T5 10 e 18 图 T5 10 e 得到 nnnnnnnnn BAMCAMCBMBAMC 1 4 画出电路图 电路图略 5 11 1 状态转换如图T5 11 a 所示 图 T5 11 a 2 选下降沿触发的JK 触发器 求出输出方程和驱动方程 图 T5 11 b 3 检查自启动能自启动 4 画出逻辑图 5 12 a 八进制计数器 b 七进制计数器 5 13 CT74290 为九进制计数器 CT74290 为六进制计数器 因此此电路为 9 6 54 进制计数器 5 14 该图为六进制计数器 5 15 解法一 40 10 4 电路如图T5 15 a 所示 19 图 T5 15 a 解法二 40 5 8 电路如图 T5 15 b 所示 图 T5 15 b 5 16 解 用 CT74290 构成 8421BCD 码的 24 进制计数器如图T5 16 所示 图 T5 16 5 17 方案一 电路如图T5 17 a 所示 图 T5 17 a 方案二 电路如图T5 17 b 所示 20 图 T5 17 b 5 18 CT74160为 带 同 步 预 置 端 的 十 进 制 加 法 计 数 器 由 图 可 知 当CO 1时 0LD 012301230123 yyyyDDDDQQQQ nnnn 而 T1147 为二 十进制优先权编码器 当0I1 时 同时其余输入端为1 时 1110 0123 yyyy 0001 0123 DDDD 此时 CT160 为九进制计数器 其状态转换图如图T5 18 所示 图 T5 18 Z 的频率 fz是 CP 频率 fcp的 1 9 用此方法分析可得下表 接低电平的 输入端 1 I 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I 0123 DDDD 0001 0010 0011 0100 0101 0110 0111 1000 1001 fz fcp1 9 1 8 1 7 1 6 1 5 1 4 1 3 1 2 0 fz0 111f00 125f00 143f00 167f00 2f00 25f00 333f00 5f00f0 5 19 波形图如图T5 19 所示 21 图 T5 19 5 20 CT161 为九进制计数器 CT74161 为四进制计数器 5 21 可采用多种方法构成 图 T5 21 图 T5 21 5 22 方案一 采用反馈归零法 100 D 11000100 B 如图 T5 22 a 所示 图 T5 22 a 方案二 采用级连法100 10 10 如图 T5 22 b 22 图 T5 22 b 5 23 96KHz 60 1600 16 10 10 其中方案之一如图T5 23 所示 图 T5 23 5 24 1 该计数器为六进制计数器 状态转换图如图T5 24a 所示 图 T5 24a 2 由状态转换图可以得到次态卡诺图如图5 24b 图 5 24b 23 3 选用 JK 触发器 由次态卡诺图得到电路的状态方程和驱动方程 nnn QQQ 20 1 2 nnnnn QQQQQ 1212 1 1 nnnnn QQQQQ 0101 1 0 1 202 2121 1010 KQJ QKQJ QKQJ n nn nn 4 检查自启动能力 将 110 和 111 代入电路的状态方程得到次态分别为011 和 001 因此电路能自启动 5 根据驱动方程画出电路图 电路图略 5 25 1 CT4194 清零后 S1S0 01 处于右移工作状态 为五进制计数器 图b 为七进 制计数器 2 T4194 构成扭环形计数器时 从 0 Q 1 Q 2 Q 3 Q取反馈分别构成2 4 6 8 分频 即 M 2n 如果将两个相邻触发器输出端加到与非门输入端共同作为反馈信号来说 就可使计数器的模M 由 2n变为 2n 1 5 26 a 24 b T5 26 5 27 由表 T5 27 可知 此电路每隔八个CP 脉冲循环一次 所以应设计一个八进制计数器 用 CT74290 利用反馈归零法实现八进制计数器 然后再对计数器的输出进行译码 从而实 现需要的输出 1 译码真值表如表T5 27b 表 T5 27b n Q3 n Q2 n Q1 n Q0ABC 0000 0001 0010 0011 0100 0101 0110 0111 000 100 010 001 111 001 010 100 2 写出逻辑函数表达式 由真值表可得输出表达式 A 红 nnnnnnnnnnnn QQQQQQQQQQQQ 012301230123 B 绿 nnnnnnnnnnnn QQQQQQQQQQQQ 012301230123 C 黄 nnnnnnnnnnnn QQQQQQQQQQQQ 012301230123 3 化简 利用约束项并用卡诺图化简得 A 红 n 0 n 1 n 2 n 0 n 1 n 2 n 0 n 1 n 2 QQQQQQQQQ B 绿 nnnn QQQQ 0201 25 C 黄 n 0 n 1 n 2 n 1 n 2 QQQQQ 4 电路图略 第 6 章 自测题 6 1 判断题 1 2 3 4 5 6 7 8 6 2 选择题 1 BC 2 B 3 C 4 AB 5 B 6 B 7 B 8 D 9 C 10 D 11 B 12 D 6 3 填空题 1 TTL COMS 2 滞后 回差 输出脉冲宽度3 多谐振荡器 施密特触发器 单稳态触发器 4 石英晶体振荡器 暂稳态 习题 6 1 略 6 2 略 6 3 t to o uo uI UR1 UR2 6 4 6 5 略 6 6解 1 555组成的单稳态触发器 2 uI uO波形如图所示 输出脉冲宽度由下式求得 26 TW RCln3 100 103 3 3 10 6 1 1 363 ms 6 7 此电路属于施密特触发器形式 正常工作时 光电管导通 施密特触发器输入为高电平 OUT 0 一但出现断线故障 光电管截止 施密特触发器输入变为低电平 OUT 1 继电器使开关闭合 DL 报警 6 8 解 1 2 增大R 3 3 电路中电容C2 起滤波作用 电容C3起隔直 通交流的作用 6 9 解 1 多谐振荡器 2 当细铜丝不断时 555 定时器的RD 置成低电平 使Q 输出始终为低电平 喇叭 不响 当细铜丝拉断时 555 定时器的 RD 置成高电平 Q输出方波信号 喇叭发出报警声 6 10 解 1 计数器的状态转换图为 为三进制计数器 2 TW 0 7RextCext 0 7 50 103 0 02 10 6 0 7ms 3 第 7 章 自测题 7 1 判断题 1 2 3 4 5 6 7 8 9 10 7 2 选择题 27 1 BD 2 D 3 C 4 C 5 C 6 C 7 A 8 D 9 B 10 A 11 D 12 C 13 A 14 ACD 15 B 7 3 填空题 1 存储容量存取时间2 电容 暂时存储信息 地址译码器 读 写控制 存储矩阵 3 掩膜 ROM 可编程ROM 可擦除可编程ROM 习题 7 1 解 把上述式子转化成最小项的形式 7 2 解 把上述式子转化成最小项的形式 7 3 解 用 1KB 1 位的 RAM 扩展成 1KB 4 位的存储器 需用 4 片如图 11 16 所示的 RAM 芯片 接线图为 7 6 5 3 6 5 4 1 2 1 mY mY ABCCBACBACBAY 1 151413117 15129630 1514111076 1514985432 4 3 2 1 m m m m Y Y Y Y 28 7 4 7 5 略 第 8 章 自测题 8 1解 可编程逻辑器件主要有 PROM PLA PAL GAL CPLD FPGA 可编程逻辑器件是可由用户编程 配置的一类逻辑器件的泛称 可编程逻辑器件实际上是一 种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路 用户可以根据需要对 其编程 进而实现所需的逻辑功能 8 2解 PAL 相对于 PROM 而言 使用更灵活 且易于完成多种逻辑功能 同时又比PLA 工艺简单 易于实现 它采用双极型工艺制作 熔丝编程方式 工作速度较高 它由可编程 的与逻辑阵列 固定的或逻辑阵列和输出电路三部分组成 通过对与逻辑阵列编程 可以获 得不同形式的组合逻辑函数 另外 在有些型号的PAL 器件中 输出电路中设置有触发器 和从触发器输出到与逻辑阵列的反馈线 利用这种PAL 器件还可以很方便地构成各种时序 逻辑电路 PAL 器件的输出电路结构有 专用输出结构 可编程输入 输出结构 寄存器输出结构 异 或输出结构 运算选通反馈结构等五种类型 I O0 I O 1024 1 R W CS A9 A0 I O1 I O 1024 1 R W CS A9 A0 I O2 I O 1024 1 R W CS A9 A0 I O3 I O 1024 1 R W CS A9 A0 A0 R W A9 CS 29 8 3解 PAL 采用双极型工艺制作 熔丝编程方式 工作速度较高 它由可编程的与逻辑 阵列 固定的或逻辑阵列和输出电路三部分组成 通过对与逻辑阵列编程 可以获得不同形 式的组合逻辑函数 另外 在有些型号的PAL 器件中 输出电路中设置有触发器和从触发 器输出到与逻辑阵列的反馈线 利用这种PAL 器件还可以很方便地构成各种时序逻辑电路 GAL 是在 PAL 的基础上发展起来的 它继承了PAL 的与 或阵列结构 不同的是它采用了 电擦除可编程的E2CMOS 工艺制作 有电擦写反复编程的特性 GAL 器件具有灵活的输出 结构 它的输出端设置了可编程的输出逻辑宏单元 OLMC Output Logic Macro Cell 通过 编程可以将OLMC 设置成不同的输出方式 具有很强的通用性 8 4解 GAL 采用了电擦除可编程的E2CMOS 工艺制作 有电擦写反复编程的特性 GAL的输出逻辑宏单元能实现专用输入 专用组合 输出反馈组合 输出时序电路组合输 出 寄存器输出等逻辑功能 8 5解 结构差异 CPLD 大多是基于乘积项 Product Term 技术和E2PROM 或 Flash 工艺的 FPGA 一般是基于查找表 LUT 技术和 SRAM 工艺的 延迟可预测能力 CPLD的布线结构决定了它的时序延迟是均匀的和可预测的 FPGA 的布线结构导致了传输延迟是不相等的 不可预测的 这会给设计工作带来麻烦 也限制了 器件的工作速度 适合场所 虽然CPLD 和 FPGA 的集成度都可达到数十万门 但相比较而言 CPLD 更 适合于完成各类算法和组合逻辑 而FPGA 则更适合于完成时序较多的逻辑电路 换句话 说 FPGA 更适合于触发器丰富的结构 而 CPLD 更适合于触发器有限而乘积项丰富的结构 CPLD 比 FPGA 使用起来更方便 CPLD 的编程采用E2PROM 或 Flash 技术 无需外部 存储器芯片 使用简单 而FPGA 的编程信息需存放在外部存储器上 使用方法复杂 且 FPGA 的编程数据存放在EPROM 中 读出并送到FPGA 的 SRAM 中 不利于保密 基于 SRAM 编程的FPGA 在系统断电时编程信息会随之丢失 因此每次开始工作时都要重新装 载编程数据 在编程上 FPGA 比 CPLD 具有更大的灵活性 CPLD 通过修改具有固定内连电路的逻 辑功能来编程 FPGA 主要通过改变内部连线的布线来编程 FPGA 在逻辑门下编程 而 CPLD 在逻辑块下编程 一般情况下 CPLD 的功耗要比FPGA 的大 且集成度越高越明显 习题 8 1 解 可编程逻辑器件的发展经历了以下过程 PROM PL