DDR部分布板指南.doc

DDR部分布板指南1.1 元件摆放指南1.2 DDR Memory 附近的元件摆放 1.2.1 时钟（O）时钟CLK/CLK#按差分对布线，与之串联的电阻尽可能靠近主芯片摆放。时钟差分对的并联电阻尽可能靠近DDR摆放（针对一片DDR的情况），如果是两片DDR，则靠近串联电阻摆放。1.2.2 地址线和控制信号线（CS,RAS,CAS,WE,CKE,ADDRESS）（O）地址线上和控制信号线的串联电阻应靠近主芯片摆放。地址线上和控制信号线的上拉电阻则靠近DDR摆放。1.2.3 DQS线（O）DQS线上的串联电阻尽量靠近主芯片摆放。DQS信号的上拉电阻则应靠近DDR摆放。1.3 SDRAM 附近的元件摆放参考DDR元件的摆放。1.4 布线指南1.4.1 总体规划如果与信号连接的负载在一个以上，则必须考虑采用 T状布线，并且要使得所有的分支布线尽量保持等长。布线中把DATA的串联电阻尽量放置在主芯片与MEMORY之间，而DQM与DQS对主芯片来说为输出信号，因此尽可能靠近主芯片摆放，达不到的的情况下也要与DATA信号的串联电阻要求一致。VTT的终端电阻要尽量靠近它们各自的信号，他们可以在走线的中间放置，建议靠近MEMORY的管脚放置。所有的旁路电容都应该放置在相关的电源引脚的旁边。对于存储器的时钟线(CLK/CLK#)和数据选通信号（DQS）以及DQM信号，需要特别的注意的是，它们需要靠近到电源或者地层布线，也最好能做到包地处理。对于约为信号阻抗为60欧的PCB来讲，线宽：间距：线宽为1：1：1，建议为8mil。1.4.1 DATA，DQS，DQM信号DQS信号在布线时应该特别小心，对它的信号有以下要求：首先要做包地处理，地线应尽量包全整个信号，并且每隔1”要打过孔缝到地上，如果有可能的话，DQS信号与其它信号的间距与线宽比为3：1，如下图所示。建议Data/DQM的间距最少为2：1。memory的数据组划分如下（10个）信号：（建议将一个LMI接口的数据线做为一组，不只这10个）Data0-Data1-Data2-Data3-DQM-DQS-Data4-Data5-Data6-Data7数据信号与DQS信号的长度关系为：LQS 0.05 inch = LDATA = LQS + 0.05 inch因此DQS线的最长与最短布线关系为：LLongest QS - LShortest QS = 0.1 inch时钟按下面的公式布线LCLK = (LLongest QS + LShortest QS) / 21.4.2 CLK,CLK#时钟差分信号不但要做包地处理，而且全程应该始终参考一个平面布线。等长：最长与最短的相差不要超出25mils。CLK和CLK#的线宽是尽量宽于其它的信号，并且要做蛇行走线，包地同样按蛇行走线，每隔1”缝到地层。1.4.3 RAS,CAS,WE,CS,CKE,ADDRESS强烈建议将这些信号布到等长，包括分支部分的布线。所有的信号必须在同一层上布线，当MEMORY不只一片时，这个条件不一定会达到，但一定要最大可能的控制过孔的数量。推建布线长度控制方式：LCLK = Trace length of CLK , LCONTROL = Trace length of control and addressesLCLK 0.05 inch LCONTROL LCLK + 0.05 inch1.4.4 组与组之间的长度关系建议组与组之间的长度相差不要超过300mils。LCONTROL 0.3 inch LDATA1.4.5 VTT和VREF电源VTT和VREF的regulator要放置在VTT和VREF走线的中间，。如果不做VTT的电源划分，那么VT