CPLD和FPGA培训课件.ppt

8 1复杂可编程逻辑器件 CPLD 简介 8 2现场可编程门阵列 FPGA 8 3可编程逻辑器件开发过程简介简介 8 半导体存储器 6 6简单的时序可编程逻辑器件GAL GAL的结构 GAL16V8的结构为例 可编程与阵列 32X64位 8个输入缓冲器2 9 8个三态输出缓冲器12 19 8个输出逻辑宏单元OLMC GAL中的输出逻辑宏单元 6 6简单的时序可编程逻辑器件GAL 2 输出逻辑宏单元 乘积项数据选择器 2选1 输出数据选择器 2选1 三态数据选择器 4选1 反馈数据选择器 4选1 4个数据选择器 用不同的控制字实现不同的输出电路结构形式 可以通过编程 将OLMC配置后各种不同的逻辑功能 每个OLMC有2个编程单元AC1 n 和XOR n 一个全局编程单元AC0 同步控制单元SYN 将这些编程单元组合在一起即是结构控制字 GAL16V8的结构控制字共有82位 它们的定义如图 GAL中的结构控制字 6 6简单的时序可编程逻辑器件GAL 更多乘积项 更多宏单元 更多的输入信号 8 1复杂可编程逻辑器件 CPLD 6 6简单的时序可编程逻辑器件GAL GAL的结构 GAL16V8的结构为例 可编程与阵列 32X64位 8个输入缓冲器2 9 8个三态输出缓冲器12 19 8个输出逻辑宏单元OLMC 与PAL GAL相比 CPLD的集成度更高 有更多的输入端 乘积项和更多的宏单元 为了增强对I O的控制能力 提高引脚的适应性 增加了I O控制块 每个I O块中有若干个I O单元 CPLD器件内部含有多个逻辑块 每个逻辑块都相当于一个GAL器件 每个块之间可以使用可编程内部连线 或者称为可编程的开关矩阵 实现相互连接 8 1复杂可编程逻辑器件 CPLD 1 CPLD器件的逻辑块 8 1复杂可编程逻辑器件 CPLD XilnxXC9500 输入变量有36个 宏单元18个 AlteraMAX7000 输入变量有36个 宏单元16个 1 CPLD器件的逻辑块 8 1复杂可编程逻辑器件 CPLD 1 可编程乘积项阵列 乘积项阵列有n个输入 可以产生n变量的乘积项 一般一个宏单元对应5个乘积项 这样在逻辑块中共有5 m个乘积项 1 CPLD器件的逻辑块 8 1复杂可编程逻辑器件 CPLD 2 乘积项分配 乘积项分配电路是由可编程的数据选择器和数据分配器构成 GAL中的乘积项是固定的 对应一个宏单元 但逻辑块中的乘积项可以编程 分配到不同的宏单元 灵活性大大提高 GAL中的输出逻辑宏单元 6 6简单的时序可编程逻辑器件GAL 8个输出逻辑宏单元OLMC 1 CPLD器件的逻辑块 8 1复杂可编程逻辑器件 CPLD 3 宏单元 CPLD中的宏单元与GAL中的类似 其中包含一个或门 一个触发器和一些可编程的数据选择器及控制门 或门用来实现与 或阵列的或运算 通过对宏单元的编程可以实现组合逻辑输出 寄存器输出 清零 置位等工作方式 GAL中的输出逻辑宏单元 6 6简单的时序可编程逻辑器件GAL 2 输出逻辑宏单元 乘积项数据选择器 2选1 输出数据选择器 2选1 三态数据选择器 4选1 反馈数据选择器 4选1 4个数据选择器 用不同的控制字实现不同的输出电路结构形式 2 可编程内部连线 可编程内部连线的作用是实现逻辑块与逻辑块之间 逻辑块与I O块之间以及全局信号到逻辑块和I O块之间的连接 连线区的可编程连接一般由E2CMOS管实现 当E2CMOS管被编程为导通时 纵线和横线连通 未被编程为导通时 两线则不通 由开发软件的布线程序自动完成 8 1复杂可编程逻辑器件 CPLD I O单元是CPLD外部封装引脚和内部逻辑间的接口 每个I O单元对应一个封装引脚 对I O单元编程 可将引脚定义为输入 输出和双向功能 3 I O单元 数据选择器提供OE信号 OE 1 I O引脚为输出 二极管D1 D2是钳位二极管 用于保护I O引脚 8 1复杂可编程逻辑器件 CPLD 8 2现场可编程门阵列 FPGA FPGA实现逻辑功能的基本原理 FPGA结构简介 CPLD是用可编程 与 或 阵列实现逻辑函数 编程是基于E2PROM或快闪存储器的编程技术 FPGA是用查找表 LUT 实现逻辑函数 复杂函数使用众多的LUT和触发器实现 编程是基于SRAM的编程技术 8 2现场可编程门阵列 FPGA 全加器 组合逻辑电路的PLD实现 1 可编程逻辑阵列PLA 4 5组合可编程逻辑器件 2 数据选择器构成查找表LUT LUT实质是一个小规模的存储器 以真值表的形式实现给定的逻辑函数 3输入LUT的结构及逻辑符号如图 存放0或1的存储单元 数据选择器 用查找表LUT实现逻辑函数 用LUT实现逻辑函数 变量A B C接选择输入端 对存储单元进行编程 2 数据选择器构成查找表LUT 数据选择器 FPGA实现逻辑功能的基本原理 LUT是FPGA实现逻辑函数的基本单元 它由若干存储单元和数据选择器构成 2输入LUT可实现任意2变量组合逻辑函数 8 2现场可编程门阵列 FPGA FPGA实现逻辑功能的基本原理 8 2现场可编程门阵列 FPGA 实现逻辑函数时具体的编程任务 1 将FPGA的I O引脚上的输入变量A和B通过可编程连线资源连接到LUT的S0和S1 2 将真值表中L的函数值写入LUT中对应的SRAM单元中 3 将LUT的输出Y通过可编程连线资源连接到FPGA的I O引脚上 作为逻辑函数L的输出 FPGA实现逻辑功能的基本原理 目前FPGA中的LUT大多是4 5个输入 1个输出 当变量数超过一个LUT的输入数时 需要将多个LUT扩展连接以满足更多变量数的要求 8 2现场可编程门阵列 FPGA LUT的扩展 用2输入LUT实现3变量的逻辑函数 F1 AB F F1 F2 8 2现场可编程门阵列 FPGA FPGA实现逻辑功能的基本原理 FPGA实现逻辑功能的基本原理 在FPGA中 LUT是实现组合逻辑功能的基本电路 而触发器仍然是实现时序逻辑功能的基本电路 在LUT的基础上再增加触发器 便可构成既可实现组合逻辑又可实现时序逻辑的基本逻辑单元电路 FPGA就是由很多类似这样的基本逻辑单元来实现各种复杂逻辑功能的 8 2现场可编程门阵列 FPGA FPGA结构简介 FPGA包括 可编程逻辑块 可编程互联开关 可编程I O模块 互联开关 8 2现场可编程门阵列 FPGA 8 2现场可编程门阵列 FPGA 1 可编程逻辑块 FPGA结构简介 8 2现场可编程门阵列 FPGA 1 可编程逻辑块 FPGA结构简介 通过对逻辑块中的LUT和相关数据选择器编程 可以实现所需要的组合逻辑电路 如果触发器的输出 经可编程连线资源反馈给输入 再经LUT产生激励函数驱动触发器的D端 可以构成时序逻辑电路 2位二进制状态转换表 用可编程逻辑块实现2位二进制递增计数器 8 2现场可编程门阵列 FPGA 1 可编程逻辑块 FPGA结构简介 2 I O块 将引脚编程为输入 输出和双向功能 8 2现场可编程门阵列 FPGA FPGA结构简介 3 可编程连线资源 可编程开关实现逻辑块与逻辑块之间 逻辑块与连线之间 逻辑块与I O之间等的连接 纵横交叉互联开关 两种典型的互联开关结构如图 6路互联开关 8 2现场可编程门阵列 FPGA FPGA结构简介 8 3可编程逻辑器件开发过程简介 根据要求设计逻辑电路 用原理图或HDL描述输入计算机 电路图连线检查 逻辑化简 优化 逻辑功能仿真 不满足要求需重新设计 根据特定芯片 生成编程数据 包含延时信息的时序仿真 将编程数据写入芯片 可编程器件的一般开发过程 CPLD采用CMOSE2PROM工艺制造 编程后 即使切断电源 其逻辑也不会消失 且可以在系统编程 ISP特性 FPGA的LUT由数据选择器和SRAM构成 切断电源后 其逻辑会消失 所以FPGA需要外部的PROM保存编程数据 每次通电 自动将PROM中的编程数据装载到FPGA中 FPGA需要编程数据装