多功能信号发生器.doc

南京工程学院通信工程学院实 验 报 告课程名称 综合电子系统设计 实验项目名称 用VHDL设计多功能信号发生器 实验学生班级 电信 实验学生姓名 玉琴 同组学生姓名 全班 实验时间 2011年5月22日 实验地点 信息楼 实验成绩评定 指导教师签字 2011年 5 月 22日实验报告主要包含以下内容，特殊情况由实验指导教师根据实验项目特点进行调整。一、实验目的和要求二、实验主要仪器和设备三、实验原理四、实验方法与步骤五、实验原始记录六、实验数据处理及分析1、 实验目的和要求 基于VHDL语言，通过给定的仪器（EDA6000试验箱）设计一个多功能信号发生器 要求：（1）能产生周期性正弦波、方波、三角波、锯齿波以及用户自己编辑的特定 波形（选作）； （2）输出信号的频率范围为100Hz200KHz,且输出频率可以调节； （3）具有显示输出波形、频率的功能。（选作） 2、 实验主要设备和仪器 PC机一台、EDA6000试验箱3、 实验原理 在原理框图中，正（余）弦查找表由ROM构成，内部存有一个完整周期正（余）弦波的数字幅度信息，每个查找表的地址对应正（余）弦波幅度信号，同时输出到数模转换器（DAC）输入端，DAC输出的模拟信号经过低通滤波器（LPF），可以得到一个频谱纯净的正（余）弦波。 数控分频器三角波波形数据正弦波波形数据方波波形数据任意波波形数据数据选择器波形选择开关时钟预置分频数频数（0-255）复位号 （1） 数控分频器模块 在时钟的作用下，通过预置分频数DIN，来改变输出频率。假如分频系数为N，波形存储模块存储一个周期的波形，实验里按照一个周期波形采样64个点存储在波形存储模块里。则输出频率（2）.数据存储模块 （存储波形数据） 数据存储模块主要存的是正弦波、三角波、锯齿波等一个周期的采样点。三角波模块可设计一个可逆计数器实现，设计时设置一变量作为工作状态标志，在此变量为0时，当检测到时钟的上升沿进行加同一个数操作；为1时，进行减同一个数操作。DA转换采用的DA0832，输入有8个数据端，范围是0到255；而且设置64个时钟周期为一个三角波周期，所有每次加、减为8.锯齿波的存储数据与三角波类似。方波可以通过交替输出全0和全1，并给以32个周期的延时来实现。正弦波：要通过波形变换实现把 变换成的形式进行采样，然后变换成8位二进制码，存储在波形存储器里。（3）数据选择器模块 在波形开关的控制下，选择相应的波形输出。可以用3个按键来控制波形选择（4）.LED显示模块 （选作） LED显示模块主要是完成频率控制字的显示，由于本次实验采用八位的由键盘输入的频率控制字，累计寻址，读取8位地址长度256点的一个周期波形的数字幅度信息，所以频率控制字控制着频率的大小，而恰好此时的频率控制字就是系统输出波形的频率，所以，LED显示的也是波形的频率。此模块主要的功能是将外部键盘的8位二进制数转换成三位BCD码。四、实验步骤 用VHDL语言结合原理图设计实现一个函数信号发生器,输出正弦波、方波和三角波三种波形。将频率控制、分频、三角波、正弦波、方波发生邓各个模块分别用VHDL语言编程为一个子程序,并把每一个模块转换成图形文件,然后在原理图编辑框调用这些图形模块,连接电路如上图系统顶层框图所示。通过按键1到按键8控制频率调节f7.0,用按键6、按键7、按键8控制dlt、sin、sqr波形选通,最后把八位输出接DAC0832通过D/A转换,从示波器上就能看到波形输出。按下不同的按键输出不同的波形及频率。5、 实验结果 相关程序如下： 分频器： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk:in std_logic; d:in std_logic_vector(7 downto 0); fout:out std_logic );end;architecture one of dvf is signal full :std_logic;beginp_reg:process(clk) variable cnt8:std_logic_vector(7 downto 0); begin if clkevent and clk=1 then if cnt8=11111111 then cnt8:= d; full=1; else cnt8:=cnt8+1; end if; end if; end process p_reg ;p_div:process(full) variable cnt2:std_logic; begin if fullevent and full=1 then cnt2:= not cnt2; if cnt2=1 then fout=1;else fout0);a=0; elsif clkevent and clk=1 then if tmp=11111111 then tmp:=00000000 ; else tmp:=tmp+1 ; end if; if tmp=100000000 then a=1; else a=0; end if; end if; end process ; process(clk,a) begin if clkevent and clk=1 then if a=1 then q=11111111 else q=00000000; end if; end if; end process ; end;三角波： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity sjb_generator is port(clk,rst:in std_logic; q:out std_logic_vector(7 downto 0); end;architecture str of sjb_generator isBegin process(clk,rst) variable tmp:std_logic_vector(7 downto 0) variable a:std_logic; begin if rst=0 then tmp:=00000000; elsif clkevent and clk=1 then if a=0 then if tmp=11111110 then tmp:=11111111 ; a:=1; else tmp:=tmp+1 ; end if; else if tmp=00000001 then tmp:=00000000 ; a:=0; else tmp:=tmp-1; end if; end if; end if; q0); elsif clkevent and clk=1 then if a=0 then if tmp=00011111 then tmp:=00100000 ; a:=1; else tmp:=tmp+1 ; end if; else if tmp=00000001 then tmp:=00000000 ; a:=0; else tmp:=tmp-1;end if; end if; end if; qq=d1;dq=d2;dq=d3;dq=d4;dq=d5;dq=null; end case; end process ;end;六、实验心得 通过本次实验掌握了VHDL语言的基本使用方法，在实验中我遇到各种各样的问题，幸运的是，最终和班级同学一一解决了，在我们遇到不懂问题时，利用网上和图书馆资源，搜索查到我们需要的信息和队友之