电子设计自动化(eda)期末考试试题及答案.doc

20062007年第1学期 农电04电子设计自动化（eda）试卷（A ）任课教师教研室主任签名教学院长签名成 绩 统 计 表题号一二三 四五六七八合计得分阅卷人考生姓名：_ 学 号 _ 专业班级一、判断题（10分）（1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件（ ）（2）硬IP提供设计的最终阶段产品：掩模。（ ）（3）MAX7000的一个LAB由16个宏单元的阵列组成。（ ）（4）FPGA是基于查找表结构的器件。（ ）（5）在QUARTUS中，工作文件夹允许是根目录。( )（6）STD_LOGIC中，0，1，Z,W可以综合。（ ）（7）在case语句中允许有相同选择值的条件句出现。（ ）（8）在vhdl中常量具有全局性。（ ）（9）在vhdl中变量可在结构体和进程中定义和使用。（ ）（10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin的信号。（ ）二、简答题（15分）1、简述fpga/cpld的设计流程。（5分）2、在vhdl中端口模式有那几种？并说明数据流动方向。（4分）3、简述一般状态机的结构及各部分的作用。（6分）三、改错；找到5处错误并改正（10分）LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END ; ARCHITECTURE bhv OF CNT ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK THEN Q1 = Q1 + 1 ; END PROCESS ; Q = Q1 ; END bhv; 四、设计，要求写出完整的vhdl代码。（65分）1、16位硬件加法器，要求有进位输入和进位输出。（15分）2、七段数码管译码显示电路设计（数码管共阳极接法）（12分）要求输入BCD码，输出驱动数码管显示0到93、十进制加法计数器，要求有复位功能。（13分）4、上升沿触发的D触发器，要求用三种方式描述，实体可只写一个。（15分）5、有一自动售饮料机，每次可投入5角或1元硬币。投入1元5角后自动给出1杯饮料；投入2元，给出1杯饮料并找出5角硬币。每次给出饮料后系统复位。用状态机完成此电路的vhdl设计。（10分）一、判断题（10分）（1）适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件（ ）（2）硬IP提供设计的最终阶段产品：掩模。（ ）（3）MAX7000的一个LAB由16个宏单元的阵列组成。（ ）（4）FPGA是基于查找表结构的器件。（ ）（5）在QUARTUS中，工作文件夹允许是根目录。( )（6）STD_LOGIC中，0，1，Z,W可以综合。（ ）（7）在case语句中允许有相同选择值的条件句出现。（ ）（8）在vhdl中常量具有全局性。（ ）（9）在vhdl中变量可在结构体和进程中定义和使用。（ ）（10）在进程中同一信号有多个赋值源，实际完成赋值的是最接近begin的信号。（ ）二、简答题（15分）1、简述fpga/cpld的设计流程。（5分）设计输入（1分） HDL综合（1分） 布线布局（适配）（1分） 仿真（1分） 下载和硬件测试（1分）2、在vhdl中端口模式有那几种？并说明数据流动方向。（4分）“IN” 单向只读模式，数据只能通过此端口被读入实体（1分）“OUT” 单向输出模式，数据通过此端口向实体外流出（1分）“INOUT” 输入输出双向端口（1分）“BUFFER” 与上一模式类似，但输入时，只允许内部回读输出的信号（1分）3、简述一般状态机的结构及各部分的作用。（6分）说明部分 定义一枚举类型，元素为状态机的状态名，状态变量为信号，数据类型为该枚举类型（1.5分）主控时序进程负责状态机运转和在时钟驱动下负责状态转换的进程（1.5分） 主控组合进程根据外部输入的控制信号和当前状态值确定下一状态取向，以及确定输出控制信号的内容（1.5分） 辅助进程 配合状态机工作的组合或时序进程（1.5分）三、改错；找到5处错误并改正（10分）LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 每个2分四、设计，要求写出完整的vhdl代码。（65分）1、16位硬件加法器，要求有进位输入和进位输出。（15分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16 IS PORT ( CIN : IN STD_LOGIC ; A : IN STD_LOGIC_VECTOR(15 DOWNTO 0); B : IN STD_LOGIC_VECTOR(15 DOWNTO 0) ; S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ; COUT : OUT STD_LOGIC ); END ADDER4B ;ARCHITECTURE behav OF ADDER16 ISSIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0) ;SIGNAL AA,BB : STD_LOGIC_VECTOR(16 DOWNTO 0) ;BEGINAA=0&A ; BB=0&B ; SINT = AA + BB + CIN ; S = SINT(15 DOWNTO 0) ;COUT LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ; 实体5分，结构体格式正确3分，case语句正确2分，译码正确2分 3、十进制加法计数器，要求有复位功能。（13分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST = 1 THEN CQI := (OTHERS =0) ; ELSIF CLKEVENT AND CLK=1 THEN IF CQI 0); END IF; END IF; CQ = CQI; END PROCESS;END behav; 实体5分，结构体格式正确2分，能完成计数4分，能复位2分4、上升沿触发的D触发器，要求用三种方式描述，实体可只写一个。（15分）（1）LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; END bhv; (2) LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK)PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 THEN Q = D ; END IF; END PROCESS ; END bhv;(3)LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ;END bhv;每一个5分。5、有一自动售饮料机，每次可投入5角或1元硬币。投入1元5角后自动给出1杯饮料；投入2元，给出1杯饮料并找出5角硬币。每次给出饮料后系统复位。用状态机完成此电路的vhdl设计。（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YLJ IS PORT(T5,T10 : IN STD_LOGIC; CLK : IN STD_LOGIC; LY : OUT STD_LOGIC; QIAN : OUT STD_LOGIC;); END;ARCHITECTURE behav OF YLJ ISTYPE states IS (st0, st1, st2) ; SIGNAL current_state, next_state;SIGNAL T: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINREG: PROCESS (CLK) BEGINT=T10&T5; IF (CLKEVENT AND CLK=1) THEN current_stateIF T=”00” THEN next_state = st0;LY=0;QIAN=0;ELSIF T=”01” THENnext_state = st1; LY=0;QIAN=0;ELSIF T=”10” THENnext_state = st2; LY=0;QIAN IF T=”00” THEN next_state = st1;LY=0;QIAN=0;ELSIF T=”01” THENnext_state = st2; LY=0;QIAN=0;ELSIF T=”10” THENnext_state = st0