2011级数字集成电路重点(不完全).docx

注意，这只是根据老师的重点在PPT上找的，有的没有找到用黄色背景画出了，不全面，只是做个参考。1、数字设计面临的挑战微观问题（Microscopic Problems）1) 超高速设计（Ultra-high speed design）2) 互连（Interconnect）3) 噪声、串扰（Noise, Cross-talk）4) 可靠性和可制造性（Reliability, Manufacturability）5) 功耗（Power Dissipation）6) 时钟分布（Clock distribution）宏观问题（ Macroscopic Issues）1) 产品面市时间（Time-to-Market）2) 集成规模（Millions of Gates）3) 高层次抽象设计（High-Level Abstractions）4) IP复用：可移植性（Reuse & IP: Portability）5) 可预测性（Predictability）2、如何评估数字电路的性能a)成本（Cost）b)可靠性（Reliability）c) 可量测性（Scalability）d)速度(如delay, operating frequency)e) 功耗（Power dissipation）f) 执行一项功能需要的能量（Energy to perform afunction）3、光刻过程氧化涂光刻胶光刻机曝光光刻胶显影酸刻蚀清洗、干燥工艺步骤光刻胶去除4、工艺步骤扩散和离子注、淀积、刻蚀、平面化（化学机械抛光）流程：定义有源区，刻蚀、绝缘沟槽中填充氧化物阱区离子注入淀积、形成多晶硅层源、漏区及衬底接触的离子注入形成接触孔和通孔、淀积形成金属层图形5、pn结二极管简化模型6、pn结内建电势其中 T为热电势，T=kT/q ,300K（常温）时为26mV NA、ND为掺杂浓度ni为本征载流子浓度，PPT上例题为1.510107、二极管电流与电压关系理想情况：简化模型：其中VDon约为0.60.8V，PPT中例题为0.7V8、反相器的电路图9、输入为高低电平时的输出（VOH、VOL分别为高电平、低电平） 有比反相器 如电阻负载反相器 无比反相器 如CMOS反相器10、CMOS反相器的特点1) 输出高电平和低电平分别为VDD和GND。信号电压摆幅等于电源电压，噪声容限很大。2) 无比逻辑。逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸。3) 具有低输出阻抗。稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，对噪声和干扰不敏感。4) 输入电阻极高，不消耗直流输入电流。5) 没有静态功耗。稳态工作情况下，电源和地之间没有直接的通路。11、电压传输特性（VTC）VIH、VIL分别为输入为高、低电平的极限，是dVout/dVin=-1的时候的VinVM为门限电压，是Vout=Vin的时候电阻负载反相器（有比反相器）CMOS反相器（无比反相器）12、互补CMOS构造互补逻辑门由PUN（上拉网络）和PDN（下拉网络）组合而成， PUN 和PDN 是对偶逻辑网络。13、PUN和PDN构造的经验规则：1) 晶体管看作是由其栅端信号控制的开关。2) PDN用NMOS器件，PUN用PMOS器件。3) 推导构造逻辑功能的规则：NMOS串联对应与（AND）功能，NMOS并联对应或（OR）功能。4) 根据Morgan定理，PUN和PDN是对偶网络。构造CMOS门，一个网络（如PDN）用串并联器件的组合实现，另一个网络可根据对偶性原理得到。5) 互补门自然求反功能。单级只能实现NAND，NOR和XNOR等，非反相布尔函数需要额外的反相器。6) 实现N输入的逻辑门需要晶体管数目为2N。14、MOS管的串/并连实现的逻辑功能NMOS 为高电平时，NMOS开关闭合（导通），NMOS 传输“强” 0 和“弱” 1 NMOS串联实现“与”逻辑 NMOS并联实现“或”逻辑 PMOS 为低电平时，PMOS开关闭合（导通），PMOS 传输“强” 1 和“弱” 0 PMOS串联实现“或非”逻辑 PMOS并联实现“与非”逻辑 15、根据逻辑关系构造符合CMOS逻辑门 例如： 据NMOS管的串并联规则推导出PDN(PUN:乘*是mos管并联，反正加+是串联) 注意NMOS构成的是F = D + A (B + C)，使PDN导通时传递低电平”0” 图为 利用对偶性逐层推导出PUN PMOS构成的是F,使PUN导通时传递高电平”1” 图为 连在一起成为完整的电路 16、输入模式（图案）对延时的影响延时依赖于输入图案1. 输出低到高转换a) 两输入都变低延时： 0.69(Rp/2)CLb) 一个输入变低延时： 0.69RpCL2. 输出高到低转换两输入都变高延时： 0.69(2Rn)CL17、扇入对延时的影响最坏情况下，传播延时与扇入成二次方函数关系增加1) 晶体管数目（2N）增加了门的总电容。线性增加2) PDN中晶体管的串联使导通电阻增加。线性增加3) tpLH随扇入线性增加（电容线性增加，导通电阻不变）4) tpHL随扇入呈二次方关系增加（电容与电阻均线性增加）18、怎么避免扇入延时1) 应该尽量避免扇入大于4的门2) 调整晶体管尺寸a) 增加充放电电流b) 增加本身的传播延时，增加前级的负载电容c) 外部负载电容较小时，对传播延时没有影响3) 逐级加大晶体管尺寸4) 最晚到达的信号放在靠近输出的位置5) 重组逻辑结构6) 插入缓冲器隔离扇入与扇出19、时序参数基本概念1) 建立时间（Setup Time）：时钟沿之前输入应保持稳定的最小时间tsu2) 保持时间（Hold Time）：时钟沿之后，输入应保存稳定的最小时间thold3) 时钟到输出数据的传播延时：从时钟沿到输出数据稳定的时间tclk-q4) 输入数据到输出数据的传播延时（锁存器）：td-q5) 周期T20、时序电路图分析21、流水线的优点1) 最高时钟频率可以提高（最小时钟周期减小）2) 若逻辑模块有大致相等的延时，忽略寄存器的延时，Tmin,pipeTmin/322、流水线的缺点2个额外寄存器和增加了等待时间23、流水线计算不知道计算神马。自己看吧24、设计方法学概念、方式25、互连线概念MOSIC的三层互连线：1) 上层的金属连线a) 主要用在传输较大电流密度的地方；b)