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(1)1011状态机library ieee;use ieee.std_logic_1164.all;entity asdf is port(xi,rst,clk:bit; zo:out bit); end asdf; architecture asdf of asdf is type state is (zero,one, two,three,four); signal pre_state,nx_state:state; begin process(rst,clk) begin if(rst=1)then pre_state=zero; elsif (clkevent and clk=1)then pre_statezo=0; if(xi=1) then nx_state=one; else nx_statezo=0; if(xi=0) then nx_state=two; else nx_statezo=0; if(xi=1) then nx_state=three; else nx_statezo=0; if(xi=1) then nx_state=four; else nx_statezo=1; if(xi=1) then nx_state=one; else nx_state23)then d1:=0; end if; end if; Q9)then t1:=0; t2:=t2+1; if(t29) then t2:=0; end if; end if; end if; case t1 is when 0=output1output1output1output1output1output1output1output1output1output1null; end case; case t2 is when 0=output2output2output2output2output2output2output2output2output2
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