数字转速计(基于32位nios处理器).doc

中文摘要：本文主要介绍了以全数字结构化设计的方法来设计数字转速计的过程。首先介绍了数字化转速测量的概况，着重说明了编码器在转速测量中的应用。介 绍了转速测量的多种方案，重点阐述了在一片FPGA中集成一个nios处理器和等精度测频模块用于转速测量的详细设计过程，对nios和FPGA的性能及 特点也做了说明。重点讲述了以等精度测频方法进行转速测量的原理及详细实现过程，给出了等精度测频的VHDL代码和Modelsim的仿真波形。文中也给 出了nios处理器与等精度测频模块、LCD模块、键盘等的接口电路，同时提供了nios处理器及等精度测频模块的代码和调试过程。结合本设计还介绍了 Quartus项目一般开发过程。关键词：转速计；nios；等精度测频；Modlesim仿真Abstract: This paper describes the process of structured design method to all-digital design digital tachometer. First an overview of the digitization speed measurement, highlighting the encoder speed measurement. Speed measurement of a variety of programs, focusing on a Nios II processor in an FPGA integrated speed measurement and precision frequency measurement module for the detailed design process, the performance and features of the Nios and FPGA described. Focuses on precision frequency measurement method of speed measurement principles and detailed implementation process precision frequency measurement VHDL code and Modelsim simulation waveforms. This paper also gives the Nios II processor with precision frequency measurement module, LCD module, a keyboard interface circuit, while providing a Nios II processor and precision frequency measurement module of the program code and debugging process. Combined with the design also describes the Quartus general development process.Keywords: tachometer; nios II; precision frequency measurement; Modlesim simu目录一、前言11、数字转速测量概况12、本课题内容及任务要求1（1）课题内容1（2）课题任务要求1二、数字转速计系统介绍11、数字转速计方案比较22、数字转速计整体结构23、FPGA介绍34、软件简介4（1）quartus介绍4（2）编译环境nios5（3）VHDL语言介绍5三、硬件设计61、转速检测部分62、显示部分63、KX-7C5H评估板7四、主要模块电路设计71.等精度测频模块设计7（1）等精度测频原理7（2）等精度测频模块设计9（3）等精度测频仿真122. nios处理器模块设计153、锁相环PLL模块18五 转速测量原理181、转速测量原理图182、转速测量流程19六、 系统设计191、软件设计19（1）程序流程图19七、调试过程221、方框图生成222、整体编译23八、设计结果分析251、等精度测频模块对转速的影响252.设计总结26九 结束语261.心得体会262.致谢27参考文献27一、前言1、数字转速测量概况随 着社会科学技术的发展，微电子技术的进步，以及计算机技术成熟的，测量转速不再是以前的直接测量方法，而是以电子器件作为核心进行测量，这样的处理方法， 使测量转速的精度越来越高，目前要求的测量系统越简单越好，所以在设计转速系统时，要尽量做到减少电子器件，所以检测系统正逐渐向高精度、高智能化方面发 展。以单片机为核心的转速测量系统已经得到了广泛的应用，但是单片机能实现的功能相对简单，对有特殊要求的系统而言还无法满足所有要求，FPGA的出现就 解决了这一个问题。以FPGA来设计的数字转速计具有集成度高、精度高、速度快、体积小、稳定性高的特点。利用FPGA可以设计数字 转速计需要的各种电路，包括nios处理器。这样如果需要设计其他的电路，就可以把所需的电路一起集成到FPGA中，这样大大的简化了系统，设计效率得到 提高。这样测速系统得到了不断的发展与完善，功能更强大，利用计算机和各种测量手段的综合运用使测量准确度达到了很高的水平。2、本课题内容及任务要求（1）课题内容本 设计利用FPGA芯片的高速性能（信号速度可达数百MHz，甚至更高），在一个高速FPGA芯片中配置一个32位niosII处理器和对代表转速的脉冲信 号进行测量所需的各种数字电路，在32位niosII处理器程序控制下对测量电路进行控制、读取转速测量数据，再用32位niosII处理器计算出转速。 最后利用1602液晶显示屏显示转速。（2）课题任务要求数字转速计要求测量的范围为：0-12000rpm ，测量精度不小于1rpm。要求在全量程精度保持恒定。每转脉冲数可以由键盘设定。显示采用1602液晶模块，并且有键盘用于设置和功能切换。完成所有硬件、软件设计。并且能够进行软件调试。二、数字转速计系统介绍1、数字转速计方案比较方案一：采用分离器件构成数字转速计。数字转速计测量转速部分采用编码器，采用各种分离的数字器件对脉冲信号进行计数。获取数据后，利用各种数字逻辑电路进行处理，比如乘除法器，数据储存器等，这样设计的话，增加了数字电路的设计，由于电路比较多，那么各器件之间的连线就比较复杂，这样就把处理器设计复杂化。而测量的精度也降低了。方案二：通用单片机加等精度测频电路，单片机有集成度高、功能强，较高的性能价格比，抗干扰能力强等特点，转速测量使用编码器，等精度测频电路由各种数字器件构成。利用单片机的计算能力对等精度模块采集到的信息进行计算来获得转速。采用这种方案能够较好的实现转速系统的测量，但是采用这种方案需要一个单片机的硬件电路包括液晶按键等，还有等精度测频的电路。但是由于单片机和等精度测频都是独立的器件，器件较多，集成度不高。可靠性和抗干扰能力低。并且制作电路板时焊点和线路都会影响测量精度的稳定度和精确度。方 案三：在一片FPGA芯片内加入nios处理器、等精度测频电路和其他功能电路构成单芯片片上系统（SOPC）。这种方案设计周期短，发开费用低，风险 小，并且功耗低，可以通过传统的原理图或者硬件描述语言来设计一个数字系统，这样设计nios处理器和等精度测频电路，就可以设计出具有nios处理器特 点的软核，而不需要设计实际的硬件电路，减少了因为设计实际电路所带来的影响，这样简化了整个系统。综合上面方案的优缺点，本设计选择方案三。2、数字转速计整体结构数字转速计系统由转速测量部分、nios处理器部分、LCD液晶显示部分和键盘控制部分组成。系统方框图如下：图1.1 系统方框图图 1.1为系统方框图，工作流程为：首先被测转速信号输入系统，通过编码器转换为脉冲信号，脉冲信号进入等精度测频模块，等精度模块测出一个频率值，然后送 入nios处理器进行处理，根据频率与转速的关系，计算出转速值，在LCD液晶显示器上显示出来。按键用于功能的设置与转换，主要功能有，开始与停止转速 的测量，设置每转有多少脉冲数。被测得的转速信号可以由电动机产生，或者其它需要测量转速的装置。编码器作为转换器，将转速信号转换 为脉冲信号。等精度测频模块将采集到的脉冲信号进行处理，测量出被测信号的频率。等精度测频模块由nios处理器控制，nios处理器中加入了存储器模 块，用来存放数据和程序。将nios处理器，等精度测频模块集成到一块FPGA中作为主控芯片，FPGA与键盘、LCD液晶显示器、编码器相连接。键盘可以控制测量的开始与结束，还可以对每转的脉冲数进行设置，从而改变最终的转速显示值。LCD液晶显示器对转速值进行显示。3、FPGA介绍本文采用FPGA设计数字转速计。FPGA为现场可编程门阵列，它一般由三个部分组成：组合逻辑、连线、I/O引脚。 FPGA利用小型查找表（161RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。FPGA有以下的特点：1、FPGA芯片的规模也越来越大2、开发过程投资小3、FPGA一般可以反复的编程、擦除。4、保密性能好。5、FPGA开发工具智能化，功能强大。6、新型FPGA内嵌CPU核DSP内核，支持硬件协同设计，可以作为片上系统可编程系统的硬件平台。所以用FPGA在数字转速计设计中是最重要的部分。4、软件简介（1）quartus介绍qartus II是Altem提供的FPGACPLD开发集成环境，Altera是世界最大的编程逻辑器件供应商之一。在Quarms II上可以完成基于EDA技术的整个开发流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera的Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC)设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus II包括模块化的编译器。编译器包括的功能模块有分析综合器(Analysis&Synthesis)、适配器(Fitter)、装配器 (Assembler)、时序分析器(T设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)、编辑数据接口(CompilerDatabase Interface)等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模 块。 还可以通过选择CompilerTool(Tools菜单)，在CompilerTool窗口中运行该模块来在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，Quartus II还包含许多十分有用的LPM(Library ofParametedzed Modules)模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可与Quartus II普通设计文件一起使用。Altera提供的LPM函数均基于Alter件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能，例如各类片上存储器、DSP模块、LVDS、PLL以及SERDES和DDIO电路模块。Quarms II编译器支持的硬件描述语言有VHDL(支持VHDL87及VHDL准)、Verilog HDL及AHDL(Altera HDL)。Qumusll支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块(元件)进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。 可以使用Quartus II带有的RTL Viewer观察综合后的RTL。Quartus II也可以利用第三方的综合工具，如Leonardo SpectrumSynplifyPro、FPGACompilerII，并能直接调用这些工具。同样，QuartosII具备同时也支持第三方的仿真工 具，如ModelSim。此外，Qumus II与MATLAB和DSPBuilder结合，可以进行基于FPGA的DSP系统开发和数字通信.（2）编译环境niosNios处理器具有完善的软件开发套件，包括编译器、集成开发环境JTAG调节器、实时操作系统和TCP/IP协议栈。设计者能够用altera quartus开发软件中的sopc builder系统开发工具很容易创建专用的处理系统。（3）VHDL语言介绍VHDL语言是一种用于硬件电路设计的高级语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL功能强大，设计灵活，VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。并且支持广泛，易于修改由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。三、硬件设计1、转速检测部分转速由电动机产生，测量转速由编码器，编码器的种类很多，这里测量电机的转速采用光电编码器，它是一种通过光电转换将输出轴上的机械几何位移量转换成脉冲或数字量的传感器。这是目前应用最多的传感器。光电编码器是由光栅盘和光电检测装置组成。光栅盘是在一定直径的圆板上等分地开通若干个长方形孔。由于光电码盘与电动机同轴，电动机旋转时，光栅盘与电动机同速旋转，经发光二极管等电子元件组成的检测装置检测输出若干脉冲信号，其原理示意图如图3.1所示；通过计算每秒光电编码器输出脉冲的个数就能反映当前电动机的转速。图3.1 编码器原理图2、显示部分脉冲信号经过FPGA中的处理器处理后转换为转速，用显示屏显示出来，选用LCD1602液晶显示器，由nios处理器进行控制。3、KX-7C5H评估板KX-7C5H评估板是康芯公司的一款家庭实验室系统，包括了一块FPGA芯片和其他的硬件。和传统的实验板有不同的区别。这款康芯应用到的FPGA型号为FPGA EP2C5T144。它有很多资源：FPGA EP2C5T144：20万门、5064个D触发器、2锁相环（可倍频至 400MHz）、11万RAM bit，配置全兼容工业级8051核（与网上流传的业余51核根本不同）；此51 CPU核主频可达250MHz，是传统51单片机的20倍，可实现SOC片上系统设计！含 3032 CPLD、EPCS Flash 等；并且此板含多类型液晶驱动口，可驱动多种字符型液晶、点阵型液晶和数字彩色液晶显示屏。含USB电源口、8键、3数码管、混合电压源等。另外含蜂鸣器、RS232和双PS/2鼠标键盘接口、VGA、8 LED显示。另配FPGA编程器，USB线，4X4键盘，1602液晶显示器，光盘资料等。在本设计中我们用到了康芯板中的FPGA芯片、按键电路、液晶接口 、有源晶振电路、电源电路。所以此款康芯板中的FPGA足够集成软核，存储器、接口键盘、等精度模块电路。通过KX-7C5H评估板可以学到电子技术开发的很多知识，主要是各种模块的设计。四、主要模块电路设计1.等精度测频模块设计（1）等精度测频原理.等精度测频特点：等精度测频法是指利用两个计数器分别计算标准信号的脉冲个数与实测信号的脉冲个数，然后带入公式计算。最大优点就是测量精度只与基准脉冲频率相关，基准频率越高，测量精度也越高。不与被测信号频率有关。对门控信号的要求并不高，测量的实际门控时间不是一个固定值，而是一个与被测信号周期的整数倍。在计数允许时间内，同时对标准信号和被测信号进行计数，再通过数学公式推导得到被测信号的频率。就消除了对被测信号产生的1周期误差，但是会产生对标准信号1周期的误差。图4.1 测频原理时序图可以看出，在测量过程中有两个计数器分别对标准信号和被测信号同时计数，首先给出闸门开启信号，但是计数器并不立即开始计数，而是在被测信号的上升沿到来时，才开始计数，然后关闭闸门信号，计数器在下个被测信号的上升沿到来时才结束计数，完成测量过程。等精度测频原理图4.2 等精度测频原理由图4.2可以说明等精度测频的原理，由一个D触发器和两个32位计数器组成、选择器。 图中Add1和xclk_CNT31.0构成了记录被测频率信号的数值的32位计数器xclk_CNT。Add0 和ref_CNT31.0构成了记录标准时钟频率信号数值的32位计数器ref_CNT。两个32位计数器接的数据选择器Mux1，选择先将哪个数 据送入处理器进行处理。由图可得：clr为清零信号端，gate为门控信号端，xclk为被测频率信号端，ref_clk为基准频率输入端。Sel为数据选择端，done为转换结束端。门控信号gate由nios处理器发出，它的时间宽度对测频影响较小，在此预置门的信号为一个方波，所以一般可以再1秒到0.1秒之间选择。设其频率为Fs，将被测信号xclk分别传送到D触发器和计数器xclk_CNT。测频开始前，首先由单片机发出一个清零信号通过clr端进入，使链两个计数器和D触发器清零。然后再发出一个测频信号。使门控信号为高电平，这时D触发器在等待被测信号的上升时，Q端才被置1，将同时启动计数器xclk_CNT和ref_CNT。 这时xclk_CNT和ref_CNT分别对标准信号和被测信号同时进行计数，当T秒过后，控制信号gate为低电平时，此时两个计数器任然没有停止计 数，一直到被测信号的上升沿来到时，才通过D触发群器将两个计数器同时关闭。才完成计数，然后再进行32位的数据转换。 所以综合上面的描述，测量模块就选用等精度测频。.等精度测频用于测量转速的优势这里我们选择等精度测频测量转 速是因为它等精度测频的速度快，理论上只要一个完整的转速脉冲信号就可以计算出转速。由于一般的编码器每转输出数百以上的脉冲。所以通过等精度测频可以远 不到一转就可以计算出转速。还有等精度测频精度高。FPGA可以设置基准脉冲100M已经是很高的频率。甚至还可以做到更高的频率。误差小，转速的变化范 围都很大，可以达到0数千甚至上万转，也就是说转速脉冲信号的频率变化很大，而直接测频法和周期测量法在低频和高频测量准确度都会发生变化带来误差，而 等精度测频不会出现这些问题。所以本设计采用等精度测频发来测量代表转速的脉冲信号频率，再由单片机计算得到转速。（2）等精度测频模块设计编写的VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;对函数库和程序包的调用说明entity cymometer isport(ref_clk:in std_logic;xclk:in std_logic;clr:in std_logic;gate:in std_logic;sel:in std_logic;done:out std_logic;data_Bus:out std_logic_vector(31 downto 0);end cymometer;实体声明，描述了设计单元的输入输出信号或是引脚。这 里定义了输入信号：ref_clk标准的时钟频率输入端信号，xclk被测时钟频率输如端口信号，clr 清零输入端信号，gate门控时间输入端信号，sel为数据选择信号输入端信号，done为结束标志输入端信号，data_Bus为数据输出端信号。所以 实体就是定义我们需要输入输出信号端。architecture behave of cymometer issignal ref_CNT:std_logic_vector(31 downto 0);signal xclk_CNT:std_logic_vector(31 downto 0);signal enable_ref:std_logic;signal enable_xclk:std_logic;对结构体中信号的说明。begindata_bus=ref_CNT when sel=0 elsexclk_CNT;ref_clk_Counter:process(ref_clk,clr)beginif clr=1 thenref_CNT0);elsif ref_clkevent and ref_clk=1 thenif enable_ref=1 thenref_CNT=ref_CNT+1;end if;end if;end process;描述的连接被测信号的计数器的逻辑结构。他的功能是实现对标准时钟频率的脉冲计数。process(ref_clk,clr)是表示的一个进程，括号中的信号为敏感信号，当其中一个信号发生变化就会激活进程。 程序开始，先判断clr是否为1，如果为1，那么数值就清零，为计数做好准备，如果不为1，就准备开始计数，但开始计数的条件就是标准频率信号 ref_clk由低到高跳变，ref_clkevent andref_clk=1表示的是ref_xclk上升沿计数。在enable_ref信号使能为有效时，就开始计数，计一次数，计数值加1.然后结 束进程。xclk_counter:process(xclk,clr)beginif clr=1 thenxclk_CNT0);elsif xclkevent and xclk=1 thenif enable_xclk=1 thenxclk_CNT=xclk_CNT+1;end if;end if;end process;被 测信号的计数器的逻辑结构，他的功能是实现对被测时钟频率的计数。xclk,clr为进程的敏感信号，任何一个变化就开始进程，和上面标准被测信号的计数 器一样，当clr为1时，对计数器进行清零为计数做好准备，当clr为0时，在被测信号xclk由高到低时，准备计数，在enable_xclk使能信号 为1时，计数器开始计数，每计数一次，计数器的值就加1。然后就结束进程。Ctrl_D:process(xclk,clr)beginif clr=1 thenenable_xclk=0;elsif xclkevent and xclk=1 thenenable_xclk=gate;end if;end process;D触发器的逻辑结构描述。当进程的敏感信号出现变化时，进程就开始了，当clr为1时，使被测信号的使能端enable_xclk为0。当clr为0 时，在被测信号xclk上升沿时，使能信号enable_xclk为门控信号。门控信号为高时，计数器就开始计数。enable_ref=enable_xclk;done1且值不变的时候，Fx直接影响转速，当Fx小于0.01，那么转速小于6round/min。满足精度要求。由于测量精度只与标准频率和被测频率有关，所以被测信号的频率的最大值与标准频率有关。当每秒钟产生一个脉冲数即K=1；被测信号的频率为10M时，那么转速测量可以达到60000RPM。即大于12000RPM所以满足测量的范围。所以等精度直接影响转速的测量。2.设计总结这 次设计主要是设计了等精度测频模块，按键，显示。等精度测频其实是一个硬件电路，设计时用到了硬件描述语言VHDL。用VHDL描述的等精度程序在 quartus中编译。整个设计是利用了quartus中的原理图设计，因为原理图设计比较简单，如果用硬件描述，那么工程量就会很巨大。验证等精度模块 用到了modelsim，通过验证等精度设计正确。Nios处理器是一个非常实用的软件处理系统，通过对各个模块的合理组合，实现了实验要求。所以整个设 计满足设计要求，设计正确。九 结束语1.心得体会为期三个月的毕业设计已经进入尾声， 在这三个月的时间中通过了解题目、查阅资料、系统构思、软件设计、软件编程、软件调试、硬件电路仿真、毕业设计写作，学到了很多的知识，对学习的本质有了 更深刻的体会。开始拿到课程设计题目时，发现是以前没有学习过的软件便失去了成功完成的信心，但是自己通过查找资料慢慢的了解了一些，当然这些只是理论上 的东西。然后在整个设计的过程中不断的运用所学知识。其中大大提高了自己的动手能力，完善了知识结构体系，提高了自身的综合素质，工程实践能力得到了极大 的提高。以前学习的只是很多理论知识而工程实践涉及到较少，通过这次设计学会到了很多工程相关的知识。这次设计中学习到了很多新的知识，比如FPGA，以 及硬件电路