《时序逻辑电路》PPT课件.ppt

第六章时序逻辑电路 6 0概述6 1时序电路的分析6 2同步时序电路的设计 6 3计数器6 4寄存器与移位寄存器6 5序列信号发生器 教学目标 1 掌握时序电路的分析方法 2 掌握同步时序电路的设计方法 3 掌握用中规模集成电路设计计数器的方法 4 理解寄存器与移位寄存器的概念 掌握移位寄存器芯片的应用方法 重点 时序逻辑电路的设计方法 特别是计数器的设计 难点 应用集成计数器设计任何进制的计数器的方法 6 0概述 时序逻辑电路的特点 任何时刻的输出不仅取决于该时刻的输入信号 而且与电路原有的状态有关 逻辑功能特点 电路结构特点 由存储电路和组合逻辑电路组成 时序逻辑电路的类型 所有触发器的时钟端连在一起 所有触发器在同一个时钟脉冲CP控制下同步工作 时钟脉冲CP只触发部分触发器 其余触发器由电路内部信号触发 因此 触发器不在同一时钟作用下同步工作 将驱动方程代入相应触发器的特性方程中所得到的方程 一 同步时序逻辑电路的分析方法 基本步骤 1 根据给定的电路 写出它的输出方程和驱动方程 并求状态方程 时序电路的输出逻辑表达式 各触发器输入信号的逻辑表达式 2 列状态转换真值表 简称状态转换表 是反映电路状态转换的规律与条件的表格 方法 将电路现态的各种取值代入状态方程和输出方程进行计算 求出相应的次态和输出 从而列出状态转换表 如现态起始值已给定 则从给定值开始计算 如没有给定 则可设定一个现态起始值依次进行计算 3 分析逻辑功能 根据状态转换真值表来说明电路逻辑功能 4 画状态转换图和时序图 用圆圈及其内的标注表示电路的所有稳态 用箭头表示状态转换的方向 箭头旁的标注表示状态转换的条件 从而得到的状态转换示意图 在时钟脉冲CP作用下 各触发器状态变化的波形图 6 1时序电路的分析 例1试分析图示电路的逻辑功能 并画出状态转换图和时序图 解 这是时钟CP下降沿触发的同步时序电路 分析时不必考虑时钟信号 分析如下 二 同步时序电路分析举例 Q2n Y Q2nQ0n J2 Q1nQ0n K2 Q0n 1 写方程式 1 输出方程 2 驱动方程 Q0n 代入J2 Q1nQ0n K2 Q0n 3 状态方程 代入J0 K0 1 2 列状态转换真值表 设电路初始状态为Q2Q1Q0 000 则 0 将现态代入输出方程求YY Q2nQ0n 0 0 0 2 列状态转换真值表 设电路初始状态为Q2Q1Q0 000 则 将新状态作现态 再计算下一个次态 Y 输出 次态 现态 0 0 Y Q2nQ0n 0 1 0 可见 电路在输入第6个脉冲CP时返回原来状态 同时在Y端输出一个进位脉冲下降沿 以后再输入脉冲 将重复上述过程 该电路能对CP脉冲进行六进制计数 并在Y端输出脉冲下降沿作为进位输出信号 故为六进制同步计数器 依次类推 2 列状态转换真值表 设电路初始状态为Q2Q1Q0 000 则 3 逻辑功能说明 Y 输出 次态 现态 0 0 一直计算到状态进入循环为止 CP脉冲也常称为计数脉冲 圆圈内表示Q2Q1Q0的状态 箭头表示电路状态转换的方向 箭头上方的 x y 中 x表示转换所需的输入变量取值 y表示现态下的输出值 本例中没有输入变量 故x处空白 4 画状态转换图和时序图 000 001 010 0 0 4 画状态转换图和时序图 000 001 010 011 100 101 0 0 0 0 0 1 必须画出一个计数周期的波形 5 检查电路能否自启动 当时序逻辑电路由于某种原因进入了无效状态 若继续输入计数脉冲CP后电路能自动进入有效状态 则称该电路能自启动 否则称不能自启动 5 检查电路能否自启动 000 001 010 011 100 101 0 0 0 0 0 1 将无效状态110代入状态方程进行计算 得 Q2n 1Q1n 1Q0n 1 111 5 检查电路能否自启动 000 001 010 011 100 101 0 0 0 0 0 1 将无效状态110代入状态方程进行计算 得 Q2n 1Q1n 1Q0n 1 111 再将111代入状态方程进行计算 得 Q2n 1Q1n 1Q0n 1 010为有效状态 可见该电路能自启动 例2时序电路如图6 7所示 试分析其功能 上升沿触发 FF1 FF2 FF3 解该电路仍为同步时序电路 1 写方程式 2 状态方程 1 驱动方程 2 列状态转换真值表 Q1Q2Q3 3 画状态转换图 4 逻辑功能说明 该电路为六进制计数器 又称为六分频电路 且无自启动能力 六分频是指输出信号的频率为输入信号频率的六分之一 即 所以有时又将计数器称为分频器 5 波形图 图6 9例3波形图 Q1Q2Q3 图6 1例1图 例3时序电路如图6 1所示 试分析其功能 并画出x序列为10101100的时序图 设起始态Q2Q1 00 解该电路中 时钟脉冲接到每个触发器的时钟输入端 故为同步时序电路 1 写方程式 状态方程 输出方程 激励方程 2 列出状态转换真值表 表6 1例1状态转换真值表 3 画出状态迁移图 图6 2例1状态迁移图 4 画出给定输入x序列的时序图 根据上述时序关系作出时序图 如图6 3所示 图6 3例1时序波形图 异步时序逻辑电路的分析方法 异步与同步时序电路的根本区别在于前者不受同一时钟控制 而后者受同一时钟控制 因此 分析异步时序电路时需写出时钟方程 并特别注意各触发器的时钟条件何时满足 6 1 2异步时序电路分析举例 例4试分析图示电路的逻辑功能 并画出状态转换图和时序图 这是异步时序逻辑电路 分析如下 解 FF1受Q0下降沿触发 FF0和FF2受CP下降沿触发 Y Q2n J2 Q1nQ0n K2 1 J1 K1 1 Q1n Q0n 1 写方程式 1 时钟方程 3 驱动方程 2 输出方程 4 状态方程 Y Q2n J2 Q1nQ0n K2 1 J1 K1 1 代入J1 K1 1 代入J2 Q1nQ0nK2 1 2 列状态转换真值表 设初始状态为Q2Q1Q0 000 0 1 0 0 表示现态条件下能满足的时钟条件 Y Q2n 0 0 1 CP0 CP FF0满足时钟触发条件 CP1 Q0为上升沿 FF1不满足时钟触发条件 其状态保持不变 CP2 CP FF2满足时钟触发条件 0 0 1 0 1 0 将新状态 001 作为现态 再计算下一个次态 CP1 Q0为下降沿 FF1满足时钟触发条件 Y Q2n 0 依次类推 电路构成异步五进制计数器 并由Y输出进位脉冲信号的下降沿 3 逻辑功能说明 0 0 1 0 一直计算到电路状态进入循环为止 4 画状态转换图和时序图 必须画出一个计数周期的波形 可见 当计数至第5个计数脉冲CP时 电路状态进入循环 Y输出进位脉冲下降沿 可证明该电路能自启动 设计方法 状态转换表的简化 同步时序电路设计举例 6 2同步时序电路的设计 画逻辑电路图 例1设计一个串行数据检测器 该电路具有一个输入端x和一个输出端z 输入为一连串随机信号 当出现 1111 序列时 检测器输出信号z 1 对其它任何输入序列 输出皆为0 解 1 建立原始状态图 起始状态S0 表示没接收到待检测的序列信号 当输入信号x 0时 次态仍为S0 输出z为0 如输入x 1 表示已接收到第一个 1 其次态应为S1 输出为0 状态为S1 当输入x 0时 返回状态S0 输出为0 当输入x 1时 表示已接收到第二个 1 其次态应为S2 输出为0 状态为S2 当输入x 0时 返回状态S0 输出为0 当输入x 1时 表示已连续接收到第三个 1 其次态应为S3 输出为0 状态为S3 当输入x 0时 返回状态S0 输出为0 当输入x 1时 表示已连续接收到第四个 1 其次态为S4 输出为 1 状态为S4 当输入x 0时 返回状态S0 输出为0 当输入x 1时 则上述过程的后三个 1 与本次的 1 仍为连续的四个 1 故次态仍为S4 输出为 1 图6 12例5原始状态图 表6 5例5状态表 2 状态化简状态化简就是将等价的状态进行合并 用最少的状态 完成所需完成的逻辑功能 如果两个状态在相同的输入条件下 有相同的输出和相同的次态 则该两个状态是等价的 可以合并为一个状态 3 状态分配状态分配是指将化简后的状态表中的各个状态用二进制代码来表示 因此 状态分配有时又称为状态编码 电路的状态通常是用触发器的状态来表示的 由于22 4 故该电路应选用两级触发器Q2和Q1 它有4种状态 00 01 10 11 因此对S0 S1 S2 S3的状态分配方式有多种 对该例状态分配如下 S0 00S1 10S2 01S3 11 则状态分配后的状态表如表6 6所示 表6 6例5状态分配后的状态表 S0 S2 S0 S3 S0 S1 S1 S3 S0 S0 S2 S3 4 确定激励方程和输出方程 图6 13例5激励方程 输出方程的确定 在求每一级触发器的次态方程时 应与标准的特征方程一致 这样才能获得最佳激励函数 如JK触发器标准特征方程为 注意 此时利用卡诺图确定最佳激励方程 使电路图最简 不是用它来进行函数化简 因此原则是求哪一级的次态方程 必须在保留该级变量的前提下尽可能使方程简单 Q2n 1 Q1n 1 Z 故 输出方程由卡诺图得 5 画出逻辑图 图6 14例5逻辑图 例2用JK触发器设计一个8421BCD码加法计数器 解该题的题意中即明确有10个状态 且是按8421BCD加法规律进行状态迁移 因为23 10 24 所以需要四级触发器 其状态迁移表如表6 7所示 由状态表做出每一级触发器的卡诺图 表6 7例6状态迁移表 图6 15确定激励函数的次态卡诺图 Q4n 1 Q3n 1 Q2n 1 Q1n 1 由此得各触发器的激励函数为 输出方程 表6 8检查自启动问题 图6 17检查自启动能力 例3用JK触发器设计模6计数器 由于22 6 23 所以模6计数器应该由三级触发器组成 三级触发器有8种状态 从中选6种状态 方案很多 我们按图6 18选取 其状态表如表6 9所示 进位关系也在图中表示出来了 表6 9状态表 图6 18模6计数器状态迁移图 图6 19模6计数器激励函数的确定 激励方程 状态方程 检查自启动能力 把未用状态 010 101 代入上述次态方程 得到它们的状态变化情况 如表6 10和图6 20所示 表6 10未用状态迁移关系 图6 20例7自启动能力检查 为了使电路具有自启动能力 可以修改状态转换关系 即切断无效循环 引入有效的计数循环序列 我们切断101 010的转换关系 强迫它进入110 根据新的状态转换关系 重新设计 由于和的转换关系没变 只有改变了 故只要重新设计Q3级即可 图6 21具有自启动能力的模6计数器 6 3计数器 6 3 1计数器的分类 计数器 Counter 用于计算输入脉冲个数 还常用于分频 定时等 1 按计数进制分 按二进制数运算规律进行计数的电路 按十进制数运算规律进行计数的电路 二进制和十进制以外的计数器 2 按计数脉冲输入方式分 1 同步计数器 计数脉冲引至所有触发器的CP端 使应翻转的触发器同时翻转 2 异步计数器 计数脉冲并不引至所有触发器的CP端 有的触发器的CP端是其它触发器的输出 因此触发器不是同时动作 3 按计数增减分 对计数脉冲作递增计数的电路 对计数脉冲作递减计数的电路 在加 减控制信号作用下 可递增也可递减计数的电路 4 按电路集成度分 1 小规模集成计数器 由若干个集成触发器和门电路 经外部连线 构成具有计数功能的逻辑电路 2 中规模集成计数器 一般用4个集成触发器和若干个门电路 经内部连接集成在一块硅片上 它是计数功能比较完善 并能进行功能扩展的逻辑部件 由于计数器是时序电路 故它的分析与设计与时序电路的分析 设计完全一样 8 7 6 5 4 3 2 1 0 二进制加法计数器计数规律举例 二进制减法计数器计数规律举例 000 1 不够减 需向相邻高位借 1 借 1 后作运算 1000 1 111 计数的最大数目称为计数器的 模 用M表示 模也称为计数长度或计数容量 N进制计数器计数规律举例 具有5个独立的状态 计满5个计数脉冲后 电路状态自动进入循环 故为五进制计数器 五进制计数器也称模5计数器 十进制计数器则为模10计数器 3位二进制计数器为模8计数器 n个触发器有2n种输出 最多可实现模2n计数 8421码十进制加法计数器计数规律 图6 22同步四位二进制加法计数器 6 3 2二进制计数器 1 二进制同步加法计数器 同步计数器其时钟端均接至同一个时钟源CP 每一触发器在CP作用下同时翻转 以由J K触发器构成的4位同步二进制加法计数器为例 同步计数器为什么要那样构成呢 通过分析同步二进制加法计数规律就可明白 因此 应将触发器接成T触发器 并接成T0 1 T1 Q0n T2 Q1nQ0n T3 Q2nQ1nQ0n 即 最低位触发器T输入为1 其他触发器T输入为其低位输出的 与 信号 这样 各触发器当其低位输出信号均为1时 来一个时钟就翻转一次 否则状态不变 Q0来一个时钟就翻转一次 4位二进制加法计数器态序表 将触发器接成T触发器 各触发器都用计数脉冲CP触发 最低位触发器的T输入为1 其他触发器的T输入为其低位各触发器输出信号相与 同步二进制加法计数器的构成方法 2 二进制同步减法计数器 如果用JK触发器实现 则J K应满足如下关系 由JK触发器构成的3位二进制同步加减计数器 1 电路构成与工作原理 JK触发器构成的4位二进制异步加法计数器 3 二进制异步加法计数器 0001 0010 1111 0000 输入第 1 个计数脉冲时 计数器输出为 0001 输入第 2 个计数脉冲时 计数器输出为 0010 输入第 15 个脉冲时 输出 1111 当输入第 16 个脉冲时 输出返回初态 0000 且Q3端输出进位信号下降沿 因此 该电路构成4位二进制加法计数器 依次输入脉冲时 计数状态按4位二进制数递增规律变化 工作原理 4位二进制加法计数器态序表 用D触发器可构成异步二进制计数器吗 如何连接 D触发器构成的二进制异步加法计数器 其工作原理与前述JK触发器所构成的二进制计数器的相同 与JK触发器一样 D触发器也被接成计数触发器 下面总结一下用不同种类触发器构成异步二进制计数器的方法 2 异步二进制计数器的构成方法 将触发器接成计数触发器 然后级联 将计数脉冲CP从最低位时钟端输入 其他各位时钟端接法如下表 由JK触发器构成的4位二进制减法计数器和工作波形 4 二进制异步减法计数器 计数器为什么能用作分频器 怎么用 模M计数器也是一个M分频器 M分频器的输出信号即为计数器最高位的输出信号 4位二进制加法计数器工作波形 3 计数器用作分频器 6 3 3十进制计数器 8421BCD码十进制计数器的设计思想 在4位二进制计数器基础上引入反馈 强迫电路在计至状态1001后就能返回初始状态0000 从而利用状态0000 1001实现十进制计数 十进制计数器与4位二进制计数器的比较 6 3 4集成计数器功能分析及其应用 表6 11常用TTL型MSI计数器 1 集成异步二 五 十进制计数器74LS90 1 74LS90基本结构与逻辑功能示意图 异步置0端 结构图中未画出 异步置9端 五进制计数器的输出端 从高位到低位依次为QD QC QB 异步置0功能 当R0 R0 1 R0 2 1 S9 S9 1 S9 2 0时 计数器异步置0 2 74LS90的功能 异步置9功能 当S9 S9 1 S9 2 1 R0 R0 1 R0 2 0时 计数器异步置9 计数功能 当R0 1 R0 2 0且S9 1 S9 2 0时 在时钟下降沿进行计数 3 74LS90的基本应用 从高位到低位依次为QD QC QB QA 构成8421BCD码异步十进制计数器 表6 128421BCD码十进制计数器状态迁移表 由上述工作波形可见 该电路构成8421BCD码加法计数器 要画满一个计数周期 设计数器初态为0000 QA为模2计数器输出端 因此来一个CP翻转一次 QDQCQB为对QA进行五进制计数的输出端 从高位到低位依次为QA QD QC QB 构成5421BCD码异步十进制计数器 表6 135421BCD码十进制计数器状态迁移表 一 利用异步置0功能获得N进制计数器 利用置0功能获得N进制计数器的关键是 弄清什么时候要加置0信号 例1试用74LS90构成六进制计数器 用74LS90构成六进制计数器解题思路 首先构成8421码十进制计数器 其态序表为 使计数至 6 时自动返回 0000 态 即可实现六进制计数器 下面进行演示 R0 QCQB 3 画连线图 计数输入 使R0 R0 1 R0 2 QCQB 读数的高低位依次为QDQCQBQA 置9端S9 1 S9 2 不用 应接地 1 写出S6的二进制代码为S6 0110 解 2 写出反馈归零函数表达式 应根据S6 0110和74LS90的异步置0功能写出 由于R0 R0 1 R0 2 高电平有效 因此 令R0 R0 1 R0 2 QCQB 若将输入第N个计数脉冲时计数器状态用SN表示 则本例中当S6 0110时应加置0信号 利用异步置0功能获得N进制计数器的方法 写出加反馈置0信号时所对应的计数器状态 即写出SN对应的二进制代码 写出反馈归零函数 即根据SN和置0端的有效电平写置0输入信号的表达式 3 画连线图 根据反馈归零函数连线 例2试用74LS90构成七进制计数器 解 3 画连线图 表6 165421BCD十进制计数器状态迁移表 图6 3074LS90组成5421BCD七进制计数器 例3试用74LS90构成一百进制计数器 8421BCD 5421BCD 例4试用74LS90构成二十四进制计数器 解 3 画连线图 图6 32用74LS90扩展为二十四进制计数器 CT74LS161和CT74LS163 2 集成同步二进制计数器74LS161和74LS163 74LS161的功能表 表6 1774LS161功能表 74LS161与74LS163的差别是 161 为异步置0 163 为同步置0 其他功能及管脚完全相同 为什么 请看举例说明 用同步和异步置0功能构成N进制计数器的方法一样吗 二 利用同步置0功能构成N进制计数器 同步和异步置0功能构成N进制计数器的方法比较 例5试利用74LS161和74LS163的置0功能构成六进制计数器 161 为异步置0 即只要置0端出现有效电平 计数器立刻置零 因此 应在输入第6个CP脉冲后 用S6 0110作为控制信号去控制电路 产生置零信号加到异步置0端 使计数器立即置0 163 为同步置0 即置0端出现有效电平时 计数器不能立刻置0 只是为置0作好了准备 需要再输入一个CP脉冲 才能置0 因此 应在输入第 6 1 个CP脉冲后 用S6 1 0101作为控制信号去控制电路 产生置0信号加到异步置零端 当输入第6个CP脉冲时 计数器置0 画连线图 计数输入 写出S6的二进制代码 S6 0110 写出反馈归零函数 1 2 用同步置0的74LS163构成六进制计数器 利用置数功能和置0功能构成N进制计数器的原理有何异同 利用 161 和 163 的同步置数功能也可以构成N进制计数器 三 利用置数功能构成N进制计数器 置0有同步和异步之分 置数也有同步和异步之分 同步置数与异步置数的区别 和同步置0与异步置0的区别相似 同步置数与异步置数的区别 异步置数与时钟脉冲无关 只要异步置数端出现有效电平 置数输入端的数据立刻被置入计数器 因此 利用异步置数功能构成N进制计数器时 应在输入第N个CP脉冲时 通过控制电路产生置数信号 使计数器立即置数 同步置数与时钟脉冲有关 当同步置数端出现有效电平时 并不能立刻置数 只是为置数创造了条件 需再输入一个CP脉冲才能进行置数 因此 利用同步置数功能构成N进制计数器时 应在输入第 N 1 个CP脉冲时 通过控制电路产生置数信号 这样 在输入第N个CP脉冲时 计数器才被置数 1 确定N进制计数器需用的N个计数状态 并确定预置数 2 写出加反馈置数时所对应的计数器状态 异步置数时 写出SN对应的二进制代码 同步置数时 写出SN 1对应的二进制代码 3 写出反馈置数函数 根据SN 或SN 1 和置数端的有效电平写出置数信号的逻辑表达式 4 画连线图 利用置数功能获得N进制计数器的步骤 1 确定该十进制计数器所用的计数状态 并确定预置数 解 例6试利用74LS161的同步置数功能构成十进制计数器 74LS161为4位二进制计数器 有16个计数状态 通常选用从 0000 开始计数的方式 利用其中任意十个连续的状态均可实现十进制计数 161 是同步置数 应根据SN 1求置数信号 2 写出SN 1的二进制代码 选择计数状态为0000 1001 因此取置数输入信号为DDDCDBDA 0000 3 写出反馈置数函数 4 画连线图 SN 1 S10 1 S9 1001 例6试利用74LS161的同步置数功能构成十进制计数器 1 确定该十进制计数器所用的计数状态 并确定预置数 解 如选后10个状态 首先对计数器置数 6 0110 以此为初态进行计数 当计数N 9 计数器输出为1111 且进位位OC 1 将OC反相反馈给LD端 使LD 0 在下一个CP到来时 将计数器再次预置为0110 完成一个循环 电路如图6 35 b 所示 图6 3574LS161采用反馈预置法组成十进制计数器 b 后10个状态 图6 3574LS161采用反馈预置法组成十进制计数器 c 中间10个状态 我们也可选中间10个状态 前3个状态与后3个状态均无效 即采用余3代码 电路如图6 35 c 所示 0011 163 具有同步置0和同步置数功能 利用其中任一个都可实现十三进制计数 下面分别用这两种方法设计电路 请留意比较 例7试用74LS163构成十三进制计数器 同步置数法和同步置0法构成的十三进制计数器电路比较 利用集成计数器的置0或置数功能通过反馈控制可构成N进制计数器 反馈法构成N进制计数器总结 反馈置0法和反馈置数法的主要不同是 反馈置0法将反馈控制信号加至置0端 而反馈置数法则将反馈控制信号加至置数端 且必须给置数输入端加上计数起始状态值 设计时 应弄清置0或置数功能是同步还是异步的 同步则反馈控制信号取自SN 1 异步则反馈控制信号取自SN 3 集成同步十进制计数器74LS160和74LS162 正如 161 与 163 一样 160 与 162 的差别是 160 为异步置0 162 为同步置0 160 与 162 的管脚以及其他功能完全相同 进位输出OC在输入第9个脉冲时为高电平 在输入第10个脉冲时输出下降沿 十进制计数器74LS160 162 与二进制计数器74LS161 163 比较 逻辑符号形式一样 输入端用法一样 160 162 输出1位8421BCD码 161 163 输出4位二进制数 例8试用74LS160构成七进制计数器 方法之二 利用同步置数功能实现 1 用74LS160可以实现十二进制计数器吗 2 用74LS161能否实现十二进制计数器 讨论 讨论总结 1 利用同步置数功能构成N进制计数器时 74LS160 74LS163的用法相同 利用置0功能构成N进制计数器时 需注意74LS160 161 为异步置0 74LS162 163 为同步置0 因此确定反馈函数的计数状态不同 2 使用一片集成计数器芯片的情况下 利用反馈置0或反馈置数法只能实现模N小于计数器模M的N进制计数器 3 74LS160 162 输出的是8421BCD码 其最大模为10 74LS161 163 输出的是4位二进制码 其最大模为16 四 利用计数器的级联构成大容量N进制计数器 反馈置0法和反馈置数只能实现模N小于集成计数器模M的N进制计数器 将模M1 M2 Mm的计数器串接起来 称为计数器的级联 可获得模N M1 M2 Mm的大容量N进制计数器 28 256 例1两片74LS161构成8位二进制 256进制 同步计数器 当计至 15 时 OC低 1 允许高位片计数 这样 第16个脉冲来时 低位片返回 0 而高位片计数一次 在低位片计至 15 之前 OC低 0 禁止高位片计数 每逢16的整数倍个脉冲来时 低位片均返回 0 而高位片计数一次 因此 实现了8位二进制加法计数 将上图中的 161 换成 160 则构成几进制计数器 讨论 讨论总结 1 两个十进制计数器级联构成100进制计数器 从高位Q3Q2Q1Q0读出的是十位数 而从低位Q3Q2Q1Q0读出的是个位数 2 两个4位二进制计数器级联则构成8位二进制计数器 即256进制计数器 从高位Q3Q2Q1Q0读出的是高4位二进制数 而从低位Q3Q2Q1Q0读出的是低4位二进制数 3 上图中将 161 换成 160 后则构成同步100进制计数器 例2 试用74LS163的同步置0功能和同步置数功能构成100进制计数器例3 试分别用74LS160的异步置0和同步置数功能构成二十四进制计数器 例4用74LS161及少量与非门组成由00000001 00011000 1 24 M 24的计数器 因为M 24 16 所以必须用两片级联而成 运用反馈置数法可得电路如图6 37所示 图6 37用74LS161组成二十四进制计数器 0001 1000 作业 书P18214 15 4 十进制可逆集成计数器74LS192 图6 3874LS192符号 进位输出 借位输出 十进制可逆集成器74LS192具有以下特点 1 该器件为双时钟工作方式 CP 是加计数时钟输入 CP 是减计数时钟输入 均为上升沿触发 采用8421BCD码计数 2 Cr为异步清0端 高电平有效 3 LD为异步预置控制端 低电平有效 当Cr 0 LD 0时预置输入端D C B A的数据送至输出端 即QDQCQBQA DCBA 4 进位输出和借位输出是分开的 O 是进位输出 加法计数时 进入1001状态后有负脉冲输出 OB为借位输出 减法计数时 进入0000状态后有负脉冲输出 表6 1874LS192功能表 异步清0 异步置数 5 二进制可逆集成计数器74LS169 74LS169是同步 可预置四位二进制可逆计数器 其传统逻辑符号如图6 39所示 功能表如表6 19所示 图6 3974LS169逻辑符号 74LS169的特点如下 1 该器件为加减控制型的可逆计数器 U D 1时 进行加法计数 U D 0时进行减法计数 模为16 时钟上升沿触发 2 LD为同步预置控制端 低电平有效 3 没有清0端 因此清0靠预置来实现 4 进位和借位输出都从同一输出端OC输出 当加法计数进入1111后 OC端有负脉冲输出 当减法计数进入0000后 OC端有负脉冲输出 输出的负脉冲与时钟上升沿同步 宽度为一个时钟周期 5 P T为计数允许端 低电平有效 只有当LD 1 P T 0时 在CP作用下计数器才能正常工作 否则保持原状态不变 表6 1974LS169功能表 P T 例1分别用74LS192和74LS169实现模6加法计数器和模6减法计数器 解 1 用74LS192实现模6加 减计数器 由于74LS192为异步预置 最大计数值N 10 因此 加计数时预置值 N M 1 10 6 1 3 减计数时 预置值 M 6 2 用74LS169实现模6加 减计数器 由74LS169为同步置数 最大计数值N 16 因此 加计数时预置值 N M 16 6 10 1010 2 减计数时预置值 M 1 6 1 5 0101 2 6 4寄存器与移位寄存器 6 4 1寄存器 1 锁存器 锁存器是由电平触发器完成的 N个电平触发器的时钟端连在一起 在CP作用下能接受N位二进制信息 寄存器主要由触发器和一些控制门组成 每个触发器能存放一位二进制码 存放N位数码应具有N位触发器 为保证触发器能正常完成寄存器的功能 还必须有适当的门电路组成控制电路 图6 41四位锁存器的逻辑图 2 基本寄存器 通常所说的寄存器均为基本寄存器 图6 42是中规模集成四位寄存器74LS175的逻辑图 其功能表如表6 21所示 图6 4274LS175 表6 21功能表 图6 43利用Rd Sd组成寄存器 有的寄存器是利用Rd Sd端 而将输入激励端作为它用 图6 43即是采用Rd Sd寄存数据的电路 其中 图 a 是双拍式 图 b 是单拍式 6 4 2移位寄存器 在控制信号作用下 可实现右移也可实现左移 Shiftregister用于存放数码和使数码根据需要向左或向右移位 1 单向移位寄存器的结构与工作原理 设串行输入数码DI 1011 电路初态为Q3Q2Q1Q0 0000 可见 移位寄存器除了能寄存数码外 还能实现数据的串 并行转换 举例说明工作原理 再输入4个移位脉冲时 串行输入数据1011将从Q3端串行输出 如用JK触发器实现 由于其特征方程为 故将移位方程作如下变化 图6 44三位右移寄存器 b JK触发器实现如要组成左移 如要组成左移则 图6 45三位左移寄存器 a D触发器实现 b JK触发器实现 图6 46三位双向移位寄存器 将左 右移三位寄存器结合在一起 加上控制信号X 就可组成双向移位寄存器 X 1左移 X 0右移 以D触发器为例 其激励函数为 2 集成双向移位寄存器74LS194 R L 移位脉冲输入端 右移串行数码输入端 并行数码输入端 左移串行数码输入端 工作方式控制端S1S0 00时 保持功能 S1S0 01时 右移功能 S1S0 10时 左移功能 S1S0 11时 并行置数功能 并行数据输出端 从高位到低位依次为Q3 Q0 异步置0端低电平有效 3 移位寄存器的应用 1 在数据传送体系转换中的应用 数字系统中的数据传送体系有两种 具体介绍如下 串行传送体系 每一节拍只传送一位信息 N位数据需N个节拍才能传送出去 并行传送体系 一个节拍同时传送N位数据 在数字系统中 两种传送系统均存在 如计算机主机对信息的处理和加工是并行传送数据的 而信息的传播是串行传送数据的 因此存在两种数据传送体系的转换 串行转换为并行 图6 48串行转换为并行示意图 并行转换为串行 图6 49并行转换为串行示意图 例1用74LS194组成七位串行输入转换为并行输出的电路 解 图6 50七位串入 并行输出转换电路 表6 23七位串入 并出状态表 例2用74LS194组成七位并入转换为串出 解 图6 51七位并入 串出转换电路 表6 24七位并入 串出状态表 2 组成移位型计数器 图6 52移位型计数器一般结构 所谓移位型计数器 就是以移位寄存器为主体构成的同步计数器 它的状态迁移关系除第一级外具有移位功能 而第一级可根据需要移进 0 或者 1 图6 53移位寄存器的全状态图 a 三位移位寄存器全状态图 b 四位移位寄存器全状态图 移位型计数器的状态迁移关系受移位功能限制 因此 移位型计数器迁移关系不能任意进行 必须满足全状态图所示关系 例3设计模10移位型计数器 分析 移位型计数器的设计方法和步骤与同步计数器的设计方法一样 不同的是 所选状态必须 满足全状态的迁移关系 且只需设计第一级 解模10计数器需4级触发器 所以从图6 53的四位移位寄存器全状态图上选循环周期为10的状态迁移序列 当然会有多种不同的选取组合 从中任选一种即可 选如下序列 0 8 4 10 13 14 15 7 3 1 其余不用的状态可作为无关项处理 为了保证具有自启动能力 将其引入有效循环如图6 54所示 实现器件可以用触发器和门电路实现 也可选取中规模集成电路实现 图6 54例14状态迁移图 1 Q0Q1Q2Q3 表6 25状态迁移关系 图6 55例14移位型十进制计数器 移位型计数器中有两种常用计数器 即环型计数器和扭环型计数器 环型计数器具有如下特点 其进位模数与移位寄存器触发器数相等 结构上其反馈函数F Q1Q2 Qn Qn 图6 56是用74LS194构成的四位环型计数器及其状态迁移图 如起始态为Q0Q1Q2Q3 1000 其状态迁移为1000 0100 0010 0001 但存在无效循环和死态 如0和15 即无自启动能力 图6 56四位环型计数器 由于我们选定环型计数器每个状态只有一个 1 或选定每个状态只有一个 0 故无需译码即可直接用于顺序脉冲发生器 但环型计数器状态利用率低 16个状态仅利用了4个状态 扭环型计数器 又称为约翰逊计数器 其特点是 进位模为移位寄存器触发器级数n的2倍 即为2n 电路结构上反馈函数F Q1Q2 Qn Qn 图6 57是用74LS194构成的扭环形计数器 由于存在一个无效循环 故无自启动能力 图6 57四位扭环型计数器 扭环形计数器可以获得偶数计数器 或称为偶数分频器 如要获得奇数分频器 其反馈函数由相邻两触发器组成 即F QmQm 1 其规律如下 以右移为例 F Q0Q1得三分频电路 F Q1Q2得五分频电路 F Q2Q3得七分频电路 如要得九分频以上的电路 则应将多片四位74LS194扩展为八位 举例如下 例1574LS194电路如图6 58所示 列出该电路的状态迁移关系 并指出其功能 解状态迁移关系如表6 26所示 由所得状态迁移关系 可看出是七个状态一循环 故为7分频电路 即fo 1 7fCP 其波形图如图6 59所示 图6