带7段数码显示的模100计数器.doc

深 圳 大 学 实 验 报 告 课程名称： VHDL数字电路设计（EDA） 实验项目名称： 带7段数码显示的模100计数器 学院： 信息工程学院 专业： 电子信息工程 指导教师： 报告人： 学号：2011130150 班级：班 实验时间： 实验报告提交时间： 教务部制实验目的与内容：目的：学会运用case语句内容：设计一个带7段数码管显示的模100计数器方法、步骤：1. 打开ISE，新建一个project和一个new sourceVHDL module.2. 编写代码。3. 代码没有出错，进入仿真。4. 建立test bench，修改test bench的内容，查看仿真实验过程及内容：1、 静态数码显示计数 代码如下：- Company: - Engineer: - - Create Date: 10:28:02 05/23/2013 - Design Name: - Module Name: chenzhen - Behavioral - Project Name: - Target Devices: - Tool versions: - Description: - Dependencies: - Revision: - Revision 0.01 - File Created- Additional Comments: -library IEEE;use IEEE.STD_LOGIC_1164.ALL;- Uncomment the following library declaration if using- arithmetic functions with Signed or Unsigned values-use IEEE.NUMERIC_STD.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity shuma isport(clk,reset:in std_logic; ssd1,ssd2:out std_logic_vector(6 downto 0) );end shuma;architecture Behavioral of shuma isbeginprocess(clk,reset)variable count:integer ;variable temp1:integer ;variable temp2:integer ;beginif(reset=1)thenssd1=0000000;ssd2=0000000;count:=0;temp1:=0;temp2:=0;ssd1=1111110;ssd2 ssd1 ssd1 ssd1 ssd1 ssd1 ssd1 ssd1 ssd1 ssd1 ssd1null;end case;case temp2 iswhen 0 = ssd2 ssd2 ssd2 ssd2 ssd2 ssd2 ssd2 ssd2 ssd2 ssd2null;end case;end process;end Behavioral;对test bench作了如下修改：仿真图如下：综合如图：实验结论：这个代码是我自己写的，我事先不知道书本上有这段代码存在。今次提交的实验报告只含有静态显示部分，动态扫描部分并没有做，如果后面有空闲时间，我会完成这一部分的，到时候再提交给您。最近忙得我都忘了提交报告了，不好意思，迟交了。指导教师批阅意见：成绩评定：