第5章EDA实验开发系统.ppt

第5章EDA实验开发系统 5 1GW48型EDA实验开发系统原理与使用介绍5 2GW48实验电路结构图5 3GW48系统结构图信号名与芯片引脚对照表5 4GW48型EDA实验开发系统使用示例习题 5 1GW48型EDA实验开发系统原理与使用介绍 5 1 1系统主要性能及特点 1 GW48系统设有通用的在系统编程下载电路 可对Lattice Xilinx Altera Vantis Atmel和Cypress等世界六大PLD公司各种ISP编程下载方式或现场配置的CPLD FPGA系列器件进行实验或开发 其主系统板与目标芯片板采用接插式结构 动态电路结构自动切换工作方式 含可自动切换的12种实验电路结构模式 2 GW48系统基于 电路重构软配置 的设计思想 采用了I O口可任意定向目标板的智能化电路结构设计方案 利用在系统微控制器对I O口进行任意定向设置和控制 从而实现了CPLD FPGA目标芯片I O口与实验输入 输出资源以各种不同方式连接来构造形式各异的实验电路的目的 3 GW48系统除丰富的实验资源外 还扩展了A D D A VGA视频 PS 2接口 RS232通信 单片机独立用户系统编程下载接口 48MHz高频时钟源及在板数字频率计 在其上可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目 从而能使实验更接近实际的工程设计 5 1 2系统工作原理图5 1为GW48系列EDA实验开发系统的板面结构图 图5 2为GW48系统目标板插座引脚信号图 图5 3为其功能结构模块图 图5 3中所示的各主要功能模块对应于图5 1的器件位置恰好处于目标芯片适配座B2的下方 由一微控制器担任 其各模块的功能分述如下 图5 1GW48实验开发系统的板面结构图 图5 2GW48系统目标板插座引脚信号图 图5 3GW48实验开发系统功能结构图 1 BL1 实验或开发所需的各类基本信号发生模块 2 BL5 CPLD FPGA输出信息显示模块 其中包括直通非译码显示 BCD码7段译码显示 8421码7段译码显示 两组8位发光管显示 十六进制输入信号显示指示 声响信号指示等 3 在BL6的监控程序中安排了多达11种形式各异的信息矢量分布 即 电路重构软配置 4 BL3 此模块主要是由一目标芯片适配座以及上面的CPLD FPGA目标芯片和编程下载电路构成 通过更换插有不同型号目标器件的目标板 就能对多种目标芯片进行实验 5 BL6使GW48系统的应用结构灵活多变 实际应用中 该模块自动读取BL7的选择信息 以确定信息矢量分布 5 1 3系统主板结构与使用方法如前所述 GW48系统的电路结构是可控的 即可通过控制接口键 使之改变连接方式以适应不同的实验需要 因此 从物理结构上看 实验板的电路结构是固定的 但其内部的信息流在控制器的控制下将发生很大的变化 采用这种 电路重构软配置 设计方案的目的有三个 适应更多的实验与开发项目 适应更多的PLD公司的器件 适应更多的不同封装的FPGA和CPLD器件 系统板面主要部件及其使用方法的说明如下 1 SWG9 SW9 图5 3的BL7主要由图5 1上的SWG9和SW9构成 通过它的选择 能使实验板产生12种不同的实验结构 2 B2 这是一块插于主系统板上的目标芯片适配座 对于不同的目标芯片将有不同的适配座 3 J3B J3A 如果仅是作为教学实验之用 系统板上的目标芯片适配座无需拔下 但如果要进行应用系统开发 产品开发 电子设计竞赛等开发实践活动 在系统板上完成初步仿真设计后 就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试 图5 2列出了此接口座的连接信号 此接口插座可适用于不同PLD公司的FPGA CPLD的配置和编程下载 具体的引脚连接方式可参见表5 1 表5 1在线编程座各引脚与不同PLD公司器件编程下载接口说明 4 J2 为并行通信接口 通过通信线与微机的打印机口相连 5 键1 8 为实验信号控制键 它的功能及其与主系统的连接方式随SW9的模式选择而变 使用中需参考5 2节 6 数码1 8 D1 D16 前者是LED数码显示器 后者是发光管 它们的显示方式和连线形式也与SW9的输入码有关 使用中也需参考5 2节 7 JP1A JP1B JP1C 为时钟频率选择模块 8 目标芯片的声讯输出S1 可以通过在JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的SPEAKER 图5 2 口上 即PIO50 如对于ispLSI1032 此口对应其I O50 PIN5 对于FLEX10K 对应CLRn PIN3 9 J7 为PS 2接口 通过此接口 可以将PC机的键盘或鼠标与GW48系统的目标芯片相连 从而完成PS 2通信与控制方面的接口实验 连接方式参见 实验电路结构图NO 5B 图5 16 10 J6 J6为VGA视频接口 通过它可完成目标芯片对VGA显示器的控制 11 EU3 单片机接口电路 它与目标板的连接方式也已标于主系统板上 连接方式可参见 实验电路结构图NO 5B 图5 16 12 J8 B8 J8为RS 232串行通信接口 B4是其接口电路 此接口电路是为单片机与PC机通信准备的 13 EU2 AOUT JP2 EU2为D A转换接口电路 14 ADC0809 AIN0 AIN1 外界模拟信号可以分别通过系统板左下侧的两个输入端AIN0和AIN1进入A D转换器ADC0809的输入通道IN0和IN1 ADC0809与目标芯片直接相连 15 JP2 左下角座 它们的接口方式是 D0 D7 PI016 23 Addr PIO32 A25 PIO33 ALE 22 PIO34 START 6 16 VR1 AIN1 VR1电位器 通过它可以产生0 5V幅度可调的电压 其输入口是0809的IN1 与外接口AIN1相连 但当AIN1插入外输入插头时 VR1将与IN1自动断开 若利用VR1产生被测电压 则需使0809的25脚置高电平 即选择IN1通道 17 AD574A 就一般的工业应用来说 AD574A属高速高精度A D器件 应用十分广泛 接线方式如表5 2所示 表5 2GW48 C系统上AD574 1674引脚端口与目标器件引脚连接对照表 18 AIN0的特殊用法 系统板上设置了一个比较器电路 主要由LM311组成 19 SW10 系统复位键 20 J4 48 50MHz高频时钟源 21 CON1 CON2 目标芯片适配座B2的插座 在目标板的下方 5 2GW48实验电路结构图 5 2 1实验电路信号资源符号图说明结合图5 4 以下对实验电路结构图中出现的信号资源符号功能作出一些说明 1 图5 4 a 是十六进制七段全译码器 它有7位输出 分别接七段数码管的七个显示输入端 a b c d e f和g 它的输入端为D C B A 其中 D为最高位 A为最低位 例如 若所标输入的口线为PIO19 16 表示PIO19接D 18接C 17接B 16接A 2 图5 4 b 是高低电平发生器 每按键一次 输出电平由高到低或由低到高变化一次 且输出为高电平时 所按键对应的发光管变亮 反之不亮 3 图5 4 c 是十六进制码 8421码 发生器 由对应的键控制输出4位二进制构成的1位十六进制码 数的范围是0000 1111 即H0 HF 4 直接与七段数码管相连的连接方式的设置是为了便于对七段显示译码器的设计学习 以图5 7为例 图中所标PIO46 PIO40接g f e d c b a表示PIO46 PIO40分别与数码管的七段输入g f e d c b a相接 5 图5 4 d 是单次脉冲发生器 每按一次键 输出一个脉冲 与此键对应的发光管也会闪亮一次 时间20ms 6 实验电路结构图NO 5 NO 5A NO 5B NO 5C是同一种电路结构 只不过是为了清晰起见 将不同的接口方式分别画出而已 7 图5 4 e 是琴键式信号发生器 当按下键时 输出为高电平 对应的发光管发亮 当松开键时 输出为低电平 此键的功能可用于手动控制脉冲的宽度 具有琴键式信号发生器的实验结构图是图5 8 图5 4实验电路信号资源符号图 5 2 2各实验电路结构特点与适用范围简述 1 结构图NO 0 图5 5 目标芯片的PIO16 PIO47共八组4位二进制码输出 经译码器可显示于实验系统上的八个数码管 图5 5实验电路结构图NO 0 2 结构图NO 1 图5 6 适用于作加法器 减法器 比较器或乘法器 如欲设计加法器 可利用键4和键3输入8位加数 键2和键1输入8位被加数 输入的加数和被加数将显示于键对应的数码管4 数码管1 相加的和显示于数码管6和数码管5 可令键8控制此加法器的最低位进位 图5 6实验电路结构图NO 1 3 结构图NO 2 图5 7 可用于作VGA视频接口逻辑设计 或使用数码管8至数码管5作7段显示译码方面的实验 4 结构图NO 3 图5 8 特点是有8个琴键式键控发生器 可用于设计作八音琴等电路系统 5 结构图NO 4 图5 9 适合于设计移位寄存器 环形计数器等 电路特点是 当在所设计的逻辑中有串行二进制数从PIO10输出时 若利用键7作为串行输出时钟信号 则PIO10的串行输出数码可以在发光管D8 D1上逐位显示出来 这能很直观地看到串出的数值 6 结构图NO 5 图5 10 特点是有三个单次脉冲发生器 图5 7实验电路结构图NO 2 图5 8实验电路结构图NO 3 7 结构图NO 6 图5 11 此电路与图5 7相似 但增加了两个4位二进制发生器 数值分别输入目标芯片的PIO7 PIO4和PIO3 PIO0 图5 9实验电路结构图NO 4 图5 10实验电路结构图NO 5 8 结构图NO 7 图5 12 此电路适合于设计时钟 定时器 秒表等 可利用键8和键5分别控制时钟的清零和设置时间的使能 利用键7 键4和键1进行时 分 秒的设置 9 结构图NO 8 图5 13 此电路适用于作并进 串出或串进 并出等工作方式的寄存器 序列检测器 密码锁等逻辑设计 图5 11实验电路结构图NO 6 图5 12实验电路结构图NO 7 图5 13实验电路结构图NO 8 10 结构图NO 9 图5 14 若欲验证交通灯控制等类似的逻辑电路 可选此电路结构 11 结构图NO 5A 图5 15 此电路即为NO 5电路 可用于完成A D转换方面的实验 12 结构图NO 5B 图5 16 此电路可用于单片机接口逻辑方面的设计和PS 2键盘接口方面的逻辑设计 平时不要把单片机接上 以防口线冲突 13 结构图NO 5C 图5 17 可用于D A转换接口实验和比较器LM311的控制实验 图5 14实验电路结构图NO 9 图5 15实验电路结构图NO 5A 图5 16实验电路结构图NO 5B 图5 17实验电路结构图NO 5C 14 当系统上的 模式指示 数码管显示 A 时 系统将变成一台频率计 数码管8将显示 F 数码管6至数码管1显示频率值 最低位单位是Hz 15 结构图NO B 图5 18 此电路适用于8位译码扫描显示电路方面的实验 图5 18实验电路结构图NO B 5 3GW48系统结构图信号名与芯片引脚对照表 GW48系统结构图信号名与芯片引脚的关系如表5 3和表5 4所示 其中 表中的 结构图上的信号名 是指实验开发系统板上插座的序号 引脚号 是指芯片的管脚序号 引脚名称 是指芯片的可用资源序号 5 4GW48型EDA实验开发系统使用示例 综合前面介绍的情况 我们可知使用GW48型EDA实验开发系统的基本步骤如下 1 根据所设计的实体的输入和输出的要求 根据5 2节介绍的实验电路结构图选择合适的实验电路结构图 并记下对应的实验模式 2 根据所选的实验电路结构图 拟采用的实验芯片的型号以及5 3节介绍的GW48系统结构图信号名与芯片引脚对照表 确定各个输入和输出所对应的芯片引脚号 并根据所采用的开发软件工具 编写符合要求的管脚锁定文件 以供设计中的有关步骤使用 3 进入VHDL的EDA设计中的编程下载步骤时 首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口 打印机接口 连接好 将实验开发系统提供的实验电源输入端接上220V的交流电 输出端与实验开发系统的 5V电源输入端相接 这时即可进行编程下载的有关操作 4 编程下载成功后 首先通过模式选择键 SW9 将实验模式转换到前面选定的实验模式 若输入和输出涉及时钟 声音 视频等信号 还应将相应部分的短路帽或接口部分连接好 之后输入设计实体所规定的各种输入信号即可进行相应的实验 为了加深对上面所述GW48型EDA实验开发系统的使用基本步骤的理解 下面特给出一个使用实例 例5 4 1 设计一个将给定时钟信号进行4位二进制加法计数的七段LED译码显示电路 1 设计思路应首先对输入的时钟信号进行4位二进制加法计数 之后再由七段译码器将计数值译为对应的七段二进制编码 并由数码显示器显示出来 电路的原理图如图5 19所示 图5 19计数译码显示电路 2 VHDL源程序LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYJSYMISPORT CLK INSTD LOGIC DOUT OUTSTD LOGIC VECTOR 6DOWNTO0 七段输出ENDENTITYJSYM ARCHITECTUREARTOFJSYMISSIGNALCNT4B STD LOGIC VECTOR 3DOWNTO0 4位加法计数器定义BEGINPROCESS CLK IS 4位二进制计数器工作进程BEGINIFCLK EVENTANDCLK 1 THEN CNT4B CNT4B 1 当CLK上升沿到来时计数器加1 否则保持原值ENDIF ENDPROCESS PROCESS CNT4B ISBEGINCASECNT4BIS CASE WHEN语句构成的译码输出电路 功能类似于真值表 WHEN 0000 DOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT 1111100 显示B WHEN 1100 DOUTDOUTDOUTDOUTDOUT 0000000 必须有此项ENDCASE ENDPROCESS ENDARCHITECTUREART 3 硬件逻辑验证操作 1 本设计实体输入为一个时钟信号CLK 输出为时钟信号计数译码后的七个显示驱动端DOUT 0 DOUT 6 对应一般译码器的a b c d e f g 据此可选择实验电路结构图NO 6 对应的实验模式为6 2 根据实验电路结构图NO 6 拟采用的实验芯片的型号为Lattice的ispLSI1032EPLCC 84 再根据5 3节的GW48系统结构图信号名与芯片引脚对照表 可选择输入CLK接到系统提供的时钟信号CLOCK0端 此时 CLK接入芯片的I O51 即6号管脚 输出DOUT 0 DOUT 6 七段分别与PIO16 PIO22相接 亦即接到数码管5上 对应地接入芯片的I O16