数字秒表EDA课设.doc

课程设计任务书学生姓名： 许文军 专业班级：电子科学与技术0901班指导教师： 吴友宇 工作单位： 信息工程学院 题 目: 数字秒表的设计 初始条件：本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等。本设计也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）一、课程设计工作量：2周。 二、设计要求，体育比赛用数字秒表 1. 计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟 频率应大于100Hz，这里选用1KHz。 2. 计时器的最大计时时间为1小时，为此需要6位的显示器，现实的最长时间为59分59.99 秒。 3.设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。起停开关的使用 方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。 三、查阅至少5篇参考文献。按武汉理工大学课程设计工作规范要求撰写设计报告书。全 文用A4纸打印，图纸应符合绘图规范。时间安排：1、 2012 年 6 月 11日集中，作课设具体实施计划与课程设计报告格式的要求说明。2、 2012 年 6 月 12 日 至 2012 年 6 月 15 日，方案选择和电路设计。2、 2012 年 6 月 17 日 至 2012 年 6 月 19 日，硬件电路调试。2、 2012 年 6 月 20 日 至 2012 年 6 月 21 日，设计说明书撰写。3、 2012 年 6 月 22 日上交课程设计成果及报告，同时进行答辩。课设答疑地点：鉴主13楼电子科学与技术实验室。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日 摘 要 在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。关键词 定时器 秒表 Abstract In high development of science and technology today, integrated circuit and computer applications get a high-speed development. Especially the development of the computer application. It in people daily life has gradually coming to the forefront. Most electronic product is composed by computer circuit, such as cell phones, mp3, etc. And the future soon they figure will be more frequent appear on our side. All kinds of home appliances will realize the microcomputer technology. Each part of the computer at work is more time for the benchmark. This paper is based on the computers clock pulse signal, circuit state control principles, such as the number of design a stopwatch. Stopwatch in many areas play an important role. In all competitions for a stopwatch precision demand is high, especially some scientific experiments. They reached a few time precision ns level.Key words timer a stopwatch目录1 绪论- 2 -2 EDA、VHDL简介- 3 -2.1 EDA技术- 3 -2.2 硬件描述语言VHDL- 3 -3 设计要求及方案论证- 5 -3.1 设计要求- 5 -3.2 方案论证- 5 -系统设计- 7 -4.1设计框图- 7 -4.2模块器件设计- 8 -4.2.1分频模块- 8 -4.2.2 微秒模块设计- 8 -4.2.3 秒模块设计- 9 -4.2.4 分模块设计- 10 -4.2.5 控制模块电路设计- 10 -4.2.6 译码显示驱动电路设计- 11 -4.2.7 显示电路的设计- 11 -4.2.8 顶层文件设计- 12 -5系统仿真- 14 - 实验小结- 18 -程序清单- 20 -1绪论 在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。2 EDA、VHDL简介2.1 EDA技术EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。2.2 硬件描述语言VHDL(1) VHDL的简介VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。(2)VHDL语言的特点VHDL的程序结构特点是将一项工程设计，关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。(3)VHDL的设计流程 它主要包括以下几个步骤： 文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf或.edif 的EDA工业标准文件。 布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放PLD/FPGA内。 时序仿真：3 设计要求及方案论证3.1 设计要求学会使用软件进行设计与仿真，通过对电路的设计，编程和仿真，学习的兴趣。具体要求如下：设计一个基于FPGA的数字秒表，用FPGA器件实现，用VHDL语言编程，并进行下载，仿真。具体化技术指标如下： （1）有启/停开关，用于开始/结束计时操作。 （2） 表计时长度为59.分59.99秒，超过计时长度，则自动清零。 （3） 置复位开关，在任何情况下只要按下复位开关，秒表都要无条件进行复位清0操作。3.2 方案论证 方案1：基于单片机控制的数字秒表 秒表/时钟计时器的硬件电路设计采用AT89C52单片机,数字显示采用共阳七段LED显示器，P0口输出段码数据，P2.0-P2.5口作为列扫描输出，P1.0、P1.1 、P1.3口接三个开关按钮，用以实现调时及秒表功能切换设置。为了给共阳极LED数码管提供驱动电压，采用三极管8550作电源驱动输出。采用12MHZ晶振，有利于提高系统计时的精确性。程序的设计： 主程序设计：采用定时器T0完成中断，其余状态循环调用显示子程序，当功能开关按下时，转入相应的功能程序。 定时器T0中断程序设计：定时器T0用于时间计时。定时溢出中断周期分别设计为50ms和10ms。中断进入后，先判断是时钟计时还是秒计时，时钟计时中断20次（即1s）时，对秒计数单元进行加1操作，秒表计时时每10ms进行加1操作。 方案2：基于FPGA的数字秒表的设计方案通过分频器将晶振所提供的信号分频成0.01S脉冲作为计时信号，经计数器累加计数，形成六十进制的计数器和一百进制的计数器。经译码器译码后，分位输出给六个七段LED数码管显示为。设计采用六位LED数码管显示分、秒，0.1s,0.01s计时方式。使用按键开关可实现开始/结束计时操作，及复位清零操作和计时长度模式选择。课题的角度来说可以选用单片机和FPGA芯片作为系统的MCU，从优势上讲利用单片机作为控制系统的核心元器件，其最大的优势是电路简单，价格便宜，实验所需仪器少。而FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可在有现成的条件下，FPGA还是有其具大的优势比如它的高速性，让我们更清楚地认识到硬件的性能及硬件描述语言对硬件的驱动。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。所以本方案选用以FPGA作为核心器件来设计。系统设计 4.1设计框图 由频率信号输出端输出频率为100HZ的时钟信号，输入到微妙模块的时钟端clk，微妙模块为100进制的计数器，产生的进位信号co输入到下一级秒模块的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。 设计方案：利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点， 本设计采用自顶向下，混合输入方式（原理图输入顶层文件链接和VHDL语言输入各模块程序设计）实现数字秒表的设计，下载和调试。 图4.1 电路总体框图4.2模块器件设计4.2.1分频模块 试验箱上时钟脉冲是20MHz，因此在实验时需要对其进行分频，才能实现功能，若需要1Hz的时钟，则需要对脉冲进行10000000次分频；若需要1KHz，则需要对脉冲进行20000次分频。本次实验中需要0.01s的时钟脉冲，因此，对该原始脉冲进行200000次分频。此外，实验还需要数码管动态显示的扫描时钟，本实验采用2000次分频。元件示意图如图4.1所示。 图4.1 分频模块示意图4.2.2 微秒模块设计微秒模块生成的器件可以实现带有100进制进位和清零功能，暂停等功能，微秒个位输入为100HZ脉冲，其进位信号输出，作为周期时钟信号，为微秒十位提供脉冲。个位模块和十位模块都有清零信号clear和秒表启停位start,输出微秒个位、十位及进位信号cout。微秒模块是由两个十位计数器组成，其模块示意图如图4.2所示。 图4.2 微秒模块示意图4.2.3 秒模块设计微秒模块生成的器件可以实现带有60进制进位和清零功能，暂停等功能，秒个位输入为微秒十位进位脉冲，其进位信号输出，作为周期时钟信号，为秒十位提供脉冲。个位模块和十位模块都有清零信号clear和秒表启停位start,输出秒个位、十位及进位信号cout。秒模块是由一个十位计数器和一个六位计数器组成，其中十位计数器为秒个位计数，六位计数器为秒十位计数。其模块示意图如图4.3所示。 图4.3 秒模块示意图 4.2.4 分模块设计分模块生成的器件可以实现带有60进制进位和清零功能，暂停等功能，分个位输入为秒十位进位脉冲，其进位信号输出，作为周期时钟信号，为分十位提供脉冲。个位模块和十位模块都有清零信号clear和秒表启停位start,输出分个位、十位及进位信号cout。分模块和秒模块原理一样，也是由一个十位计数器和一个六位计数器组成，其中十位计数器为分个位计数，六位计数器为分十位计数。其模块示意图如图4.4所示。 图4.4 分模块示意图4.2.5 控制模块电路设计为了实现数字秒表的各种相应功能，主控电路对各种输入控制信号进行处理。作出相应的调整，发出一系列的控制输出信号。如对数字秒表实现复位操作，启、停控制。 主控电路的功能 实现系统复位： 设置一个clear信号，当信号clear1时，整个系统复位：当CLR0时，系统进行计时功能。并且当计时器计满59分59.99秒，清零重新开始计数。 启/停控制： 用于开始/结束计时操作。数字秒表的启/停是通过控制送给计数器的时钟来实现的。当start=1后，计数器开始计数，秒表开始正常工作。当start=0后，计数器停止计数，秒表暂停工作。4.2.6 译码显示驱动电路设计在数字电路系统中，人们常常需要将数字电路中表示数字、文字、符号的二进制代码翻译成人们习惯的形式，并且使其直观地显示出来以便直接读数。为了能够直观地显示数字电路系统中的有关数据，人们常常使用一种被称为七段数码管。七段数码管DISPLAY60NUM七段数码管译码电路数码管显示内容及控制内容 图4.5多个模块共同控制七段数码管译码电路示意图 七段字符显示器的基本原理是将所要显示的数字翻译成构成该电路中可发光二极管的驱动信号，因此也可以将其视为一种译码电路。 显示译码电路：将用于显示BCD码数据进行译码，计时电路的结果的8位BCD码输出端Q经外部的译码电路后用于选择对应计时结果显示数码管的公共端。 4.2.7 显示电路的设计常用的显示器件有发光二极管、数码管、液晶显示器等，最常用的为数码管。LED就是拥有PN连接的二极管半导体，在通电后释放光子。该过程被称为注入发光，发生于电子从N型材料填充到P型材料低能量孔的过程中。高能电子进入低能量孔时会释放能量，产生光子。P型和N型材料层所使用的材料，以及两者之间的间距决定了生成光线的波长和能量水平。 有多种材料可以用来生产LED，而目前比较普遍的应用是砷化铝镓(AlGaAs)、磷化铝铟镓(AlInGaP)和氮化铟镓(InGaN)。磷化铝铟镓一般用来产生红光和黄光；而氮化铟镓一般用来产生蓝光和绿光这些材料生成的光子都在可视光谱之内。结合新的生产架构，它们可以被做成极亮的LED，用于一般照明和汽车照明。数码管显示数据的方式有静态显示和动态显示之分。所谓静态显示，就是将显示的数据的BCD码，通过各自的4-7/8显示译码器译码后，分别接到显示译码器的显示驱动段a-g(p)，而公共端COM则根据数码管的类型（共阴/共阳）分别接GND/VCC。动态显示，就是将被显示的数据的BCD码，按照一定的变化频率，在不同的时刻周期性地分别送到一个数据总线上，再通过一个公共的4-7/8显示译码后，接到多个显示译码器的公共显示驱动段a-g(p)上，同时，在不同的时刻周期性地选通对应的数码管的公共端COM。在本次设计中我将采用数码管静态显示电路的来设计，其中7段数码管显示器由7根显示数码管组成，对每一码管，用一位二进制表示。若该数码管的为共阴极数码管，则该位为1时，表示此数码管发光，如为0，表示此数码管不发光，对7个数码管进行编号。共阳极数码管则正好相反。4.2.8 顶层文件设计 实验总体电路图如图4.6所示，由控制模块，微秒模块，秒模块，分模块，控制模块，显示模块组成。 图4.6 顶层文件模块连接示意图5系统仿真 在本次设计利用的 EDA 工具是 ALTERA公司的QUARTUS 对源程序进行编译、选配、优化、逻辑综合，自动地把VHDL描述转变成器件图，并进而完成电路分析、纠错、验证、自动布局布线、仿真等各种测试工作。在仿真过程中我分别对分频器，六进制计数器，十进制计数器，数选控制器，7段显示译码器进行波形仿真，结果符合设计要求,整个数字秒表设计完成后,使得原来需要十几块芯片组成的计数字秒表,现在只用一块芯片即可实现。通过编程电缆下载数据, 将所设计内容下载到所选中的EPM7128SLC84-15中, 然后再根据芯片的各引脚的功能确定引脚的锁定， 即完成设计工作。1、 六进制仿真图秒十位和分十位均为六进制计数器，应用QUARTUS进行仿真，得其仿真图如图5.1所示。 图5.1 六进制计数器仿真图2、 十进制仿真图微秒个位，十位和秒个位，分个位均为六进制计数器，应用QUARTUS进行仿真，得其仿真图如图5.2所示。 图5.2 十进制计数器仿真图3、 动态扫描仿真图 由电路共有六个输出需用六位数码管显示，对其进行动态扫描，其仿真图如图5.3所示。 图5.3 动态扫描电路仿真图4、 译码显示仿真图 电路输出为4位信号，需用译码电路对其译码在数码管显示，译码电路仿真图如图5.4所示。 图5.4 译码显示电路仿真示意图5、 分频器仿真图 实验用到的频率较低，而试验箱所给的频率为20MHZ，故需对其进行分频，分频仿真示意图如图5.5所示。 图5.5 分频器仿真示意图6、 系统仿真图 将所有模块整合，对总体电路进行仿真，得其示意图如图5.6所示。 图5.6 总体电路仿真示意图 实验小结通过本次课程设计，我巩固了关于EDA的许多专业知识。开始做设计时总是会犯一些错误，只有经过不停的改错不停的编译才能得到正确的程序。在编程时，我充分使用了结构化的思想，这样程序检查起来也比较方便，调试时也给了我很大方便，只要一个模块一个模块的进行调就可以了，充分体现了结构化编程的优势。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。参考文献：1王行EDA技术入门与提高西安：西安电子科技大学出版社，2005.52谭会生，张昌凡EDA技术及应用西安：西安电子科技大学，2006.12 3郭勇EDA技术基础与应用北京：机械工业出版社，2011.34潘松，黄继业EDA技术实用教程北京：科学出版社,2010.65汉泽西EDA技术及其应用北京：北京航空航天大学出版社，2004.5程序清单1 100HZ分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is port (clk:in std_logic; clk1:out std_logic);end div;architecture behav of div isbeginprocess(clk)variable num:integer range 0 to 100000;variable q:std_logic; beginif clkevent and clk=1then if num=100000 then num:=0;q:=not q; else num:=num+1; end if;end if;clk1=q;end process;end behav;2 数码管扫描时钟分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div1000 is port (clk:in std_logic; clk1:out std_logic);end div1000;architecture behav of div1000 isbeginprocess(clk)variable num:integer range 0 to 1000;variable q:std_logic; beginif clkevent and clk=1then if num=1000 then num:=0;q:=not q; else num:=num+1; end if;end if;clk1=q;end process;end behav3 十进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity cnt10 is port(clk,clr,start:in std_logic; cout:out std_logic; daout:buffer std_logic_vector(3 downto 0);end cnt10;architecture behav of cnt10 isbeginprocess(clk,clr,start)beginif clr=1 then daout=0000; elsif(clkevent and clk=1)then if start=1 then if daout=1001 then daout=0000;cout=1; else daout=daout+1;cout=0; end if; end if;end if;end process;end behav;4 六进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity cnt6 is port(clk,clr,start:in std_logic; cout:out std_logic; daout:buffer std_logic_vector(3 downto 0);end cnt6;architecture behav of cnt6 isbeginprocess(clk,clr,start)beginif clr=1 then daout=0000; elsif(clkevent and clk=1)then if start=1 then if daout=0101 then daout=0000;cout=1; else daout=daout+1;cout=0; end if; end if;end if;end process;end behav;5 数码管扫描电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity seltime is port(clk,clr,start:in std_logic; dain0,dain1,dain2,dain3,dain4,dain5:in std_logic_vector(3 downto 0); daout:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end seltime;architecture behav of seltime is signal temp:std_logic_vector(2 downto 0);signal d_out:std_logic_vector(3 downto 0);beginsel=temp;process(clk)begin if clkevent and clk=1 then if temp=101 then temp=000; else temp=temp+1; end if; end if;end process;process(temp,clr,dain0,dain1,dain2,dain3,dain4,dain5)begin if clr=1 then d_out=0000; else if temp=000 then d_out=dain0; elsif temp=001 then d_out=dain1; elsif temp=010 then d_out=dain2; elsif temp=011 then d_out=dain3; elsif temp=100 then d_out=dain4; elsif temp=101 then d_out=dain5; else d_out=0000; end if; end if;end process;daout=d_out;end behav;6 译码器电路library ieee;use ieee.std_logic_1164.all;entity seg7 is port(num:in std_logic_vector(3 downto 0); led:out std_logic_vector(7 downto 0);end seg7;architecture behav of seg7 isbegin process(num) begin led1); case num is when0000=ledledledledledledledledledledNULL; end case; end process;end behav; 本科生课程设计成绩评定表姓 名许文军性 别 男专业、班级 电子科学与技术0901课程设计题目： 数字电子秒表设计课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定）指导教师签字： 年 月 日袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃