大学计算机组成原理 第3章 存储系统1.ppt

2010年试题13 假定有4个整数用8位补码分别表示为r1 FEH r2 F2H r3 90H r4 F8H 若将运算结果存放在一个8位寄存器中 则下列运算会发生溢出的是A r1 r2B r2 r3C r1 r4D r2 r4 14 假定变量i f和d的数据类型分别为int float和double int用补码表示 float和double分别用IEEE754单精度和双精度浮点数格式表示 已知i 785 f 1 5678e3 d 1 5e100 若在32位机器中执行下列关系表达式 则结果为 真 的是I i int float iII f float int fIII f float double fIV d f d fA 仅I和IIB 仅I和IIIC 仅II和IIID 仅III和IV 第3章存储系统 课程教学要求 本章内容 3 1存储器概述3 2SRAM存储器3 3DRAM存储器3 4高速只读存储器和闪速存储器3 5并行存储器3 6cache存储器3 7虚拟存储器 3 1存储器概述 3 1 1存储器分类3 1 2存储器的分级结构3 1 3存储器的技术指标 存储器概述 存储器是计算机系统中的记忆设备 用来存放程序和数据 构成存储器的存储介质 主要采用半导体器件和磁性材料 存储元 存储一个二进制代码 是存储器中最小的存储单位 一个双稳态半导体电路或一个CMOS晶体管或磁性材料都可以构成一个存储元 由若干个存储元组成一个存储单元 由许多存储单元组成一个存储器 存储器分类 3 1 1存储器分类 半导体存储器 用半导体器件组成的存储器 磁表面存储器 用磁性材料做成的存储器 按存储介质分 存储器分类 只读存储器 ROM 存储的内容是固定不变的 只能读出而不能写入的半导体存储器 随机读写存储器 RAM 既能读出又能写入的半导体存储器 按存储器的读写功能分 存储器分类 为了解决对存储器要求容量大 速度快 成本低三者之间的矛盾 目前通常采用多级存储器体系结构 即使用高速缓冲存储器 主存储器和外存储器 内存储器 CPU能直接访问的存储器称为内存储器 它包括高速缓冲存储器和主存储器 外存储器 CPU不能直接访问外存储器 外存储器的信息必须调入内存储器后才能为CPU进行处理 存储器的分级结构 3 1 2存储器的分级结构 表3 1存储器的用途和特点 存储器的分级结构 主存储器的性能指标主要是 存储容量 存取时间 存储周期和存储器带宽 字存储单元 存放一个机器字的存储单元 相应的地址称为字地址 字节存储单元 字节地址 按字寻址的计算机 计算机可编址的最小单位是字存储单元 按字节寻址的计算机 一个机器字可以包含数个字节 一个存储单元也可包含数个能够单独编址的字节地址 3 1 3主存储器的技术指标 存储器的技术指标 10100010 00111000 01111110 01111111 100101102104 表3 2主存储器的主要几项技术指标 存储器的技术指标 3 2 1SRAM基本的静态存储元阵列3 2 2DRAM基本的SRAM逻辑结构3 2 3读 写周期波形图 随机读写存储器 3 2SRAM存储器 3 2 1基本存储元阵列1 基本存储元是组成存储器的基础和核心 它用来存储一位二进制信息0或1 SRAM中 用一个锁存器 触发器 作为存储元只要直流供电电源一直加在这个记忆电路上 它就无限期地保持记忆的1状态或0状态 如果电源断电 那么存储的数据 1或0 就会丢失 2 一个SRAM 都有三组信号线与外联系 地址线 数据线 控制线 SRAM存储器 3 2SRAM存储器 SRAM存储器 SRAM存储器的组成框图请看CAI演示 SRAM存储器的组成 存储体 存储单元的集合 通常用X选择线 行线 和Y选择线 列线 的交叉来选择所需要的单元 地址译码器 将用二进制代码表示的地址转换成输出端的高电位 用来驱动相应的读写电路 以便选择所要访问的存储单元 地址译码有两种方式 单译码 一个地址译码器 适用于小容量存储器 双译码 X向和Y向两个译码器 适用于大容量存储器 3 2 2SRAM存储器的逻辑结构 SRAM存储器 一个双译码结构的32K 8位的存储单元矩阵 其译码过程 已知 32 210 215 共需要15位地址线 若采用单译码法产生地址译码 则地址译码器输出为215根线 用以选择215个存储单元 若采用双地址译码法 将15位地址分为X Y两组 X为8位地址 Y为7位地址利用X译码器输出与Y译码器输出的交叉选择 同样可以确定215个存储单元 而两个译码器的输出 总共仅有 28 27 256 128 384 显然大大减少了线数 例 SRAM存储器 演示 基本功能单元 I O电路 处于数据总线和被选用的单元之间 控制被选中的单元读出或写入 并具有放大信息的作用 片选与读写控制电路 每一个集成片的存储容量终究还是有限的 所以需要一定数量的片子按一定方式进行连接后才能做成一个完整的存储器 在地址选择时 首先要选片 只有当片选信号有效时 此片所连的地址线才有效 这样才能对这一片上的存储元进行读写操作 输出驱动电路 为了扩展存储器的容量 常需要将几个芯片的数据线并联使用 另外存储器的读出数据或写入数据都放在双向的数据总线上 这就用到三态输出缓冲器 SRAM存储器 计算机是一个有严格时序控制要求的机器 与CPU连接时 CPU的控制信号与存储器的读 写周期之间的配合问题是非常重要的 3 3 3存储器的读 写周期 刷新周期 SRAM存储器 在读周期中 地址线先有效 以便进行地址译码 选中存储单元 为了读出数据 片选信号 CS和读出使能信号 OE也必须有效 由高电平变为低电平 从地址有效开始经tAQ 读出 时间 数据总线I O上出现了有效的读出数据 之后 CS OE信号恢复高电平 tRC以后才允许地址总线发生改变 tRC时间称为读周期时间 注意 读出时间与读周期是两个不同的概念 读出时间 是指从CPU给出有效地址开始 到外部数据总线上稳定地出现所读出的数据信息所经历的时间 读周期时间 则是指对存储片进行两次连续读操作时所必须间隔的时间 显然总有 读周期 读出时间 SRAM存储器 在写周期中 也是地址线先有效 接着片选信号 CS有效 写命令 WE有效 低电平 此时数据总线I O上必须置写入数据 在tWD时间段将数据写入存储器 之后撤消写命令 WE和 CS 为了写入可靠 I O线的写入数据要有维持时间thD CS的维持时间也比读周期长 tWC时间称为写周期时间 为了控制方便 一般取tRC tWC 通常称为存取周期 演示 下图是某SRAM的写入时序图 其中R W是读 写命令控制线 当R W线为低电平时 写有效 存储器按给定地址把数据线上的数据写入存储器 请指出下图写入时序中的错误 并画出正确的写入时序图 例1 SRAM存储器 写入存储器的时序信号必须同步 通常 当R W线为有效信号时 地址线和数据线的电平必须是稳定的 当R W线达到低电平时 数据立即被存储 因此 当R W线处于低电平时 如果数据线改变了数值 那么存储器将存储新的数据 同样 当R W线处于低电平时地址线如果发生了变化那么同样数据将存储到新的地址 或 所以 正确的写入时序见下图 解 SRAM存储器 注意到 在CS和R W均有效时 地址线和数据线上的数值必须是稳定的 SRAM存储器 3 3 1DRAM存储元的记忆原理DRAM存储器的存储元是由一个MOS晶体管和电容器组成的记忆电路 3 3DRAM存储器 DRAM存储器 1 一个DRAM存储元的写操作过程 2 一个DRAM存储元的读和刷新操作过程 3 3 2DRAM芯片的逻辑结构 与SRAM不同的是 1 增加了行地址锁存器和列地址锁存器 由于DRAM存储器容量很大 地址线宽度相应要增加 这势必增加芯片地址线的管脚数目 为避免这种情况 采取的办法是分时传送地址码 若地址总线宽度为10位 先传送地址码A0 A9 由行选通信号RAS打入到行地址锁存器 然后传送地址码A10 A19 由列选通信号CRS打入到列地址锁存器 芯片内部两部分合起来 地址线宽度达20位 存储容量为1M 4位 2 增加了刷新计数器和相应的控制电路 DRAM读出后必须刷新 而未读写的存储元也要定期刷新 而且要按行刷新 所以刷新计数器的长度等于行地址锁存器 刷新操作与读 写操作是交替进行的 所以通过2选1多路开关来提供刷新行地址或正常读 写的行地址 3 3 3DRAM的读 写周期 读周期 写周期 是从行选通信号RAS下降沿开始 到下一个RAS信号的下降沿为止的时间 也就是连续两个读周期的时间间隔 通常为控制方便 读周期和写周期时间相等 刷新周期 DRAM存储位元是基于电容器上的电荷量存储 这个电荷量随着时间和温度而减少 因此必须定期地刷新 以保持它们原来记忆的正确信息 刷新操作有两种刷新方式 集中式刷新 DRAM的所有行在每一个刷新周期中都被刷新 例如刷新周期为2ms的内存来说 所有行的集中式刷新必须每隔2ms进行一次 为此将2ms时间分为两部分 前一段时间进行正常的读 写操作 后一段时间 2ms至正常读 写周期时间 做为集中刷新操作时间 这种刷新方法的特点 1 由于刷新工作集中进行 对芯片的正常读 写周期不产生影响 2 同样由于刷新工作的集中进行 会造成芯片 死时间 过长的问题 因为芯片在刷新过程中 需禁止外部I O的读 写操作 分散式刷新 每一行的刷新插入到正常的读 写周期之中 例如p72图3 7所示的DRAM有1024行 如果刷新周期为8ms 则每一行必须每隔8ms 1024 7 8us进行一次 显然 这种方法的缺陷至少有两点 1 增加了系统周期 进而降低了系统速度 2 刷新过于频繁 存储器芯片的容量是有限的 为了满足实际存储器的容量要求 需要对存储器进行扩展 字长位扩展 只加长每个存储单元的字长 而不增加存储单元的数量 所需芯片数计算公式 d 设计要求的存储器容量 选择芯片存储器容量接线方式 地址 片选 可以统一接地 读 写端相应并联 数据端单独引出 3 3 4存储器容量的扩充 SRAM存储器 例如 用8K 1的RAM存储芯片 组成8K 8位的存储器 共需8片 每一芯片的数据线分别接到数据总线的相应位 SRAM存储器 例3 2 利用1M 4位的SRAM芯片 设计一个存储容量为1M 8位的SRAM存储器 解 所需芯片数 d 1M 8 1M 4 2 片 设计的存储器字长为8位 存储器容量不变 连接的三组信号线与上例相似 即地址线 控制线公用 数据线分高4位 低4位 但是数据线是双向的 与SRAM芯片的I O端相连接 2 字存储容量扩展 给定的芯片存储容量较小 字数少 不满足设计要求的总存储容量 此时需要用多片给定芯片来扩展字数 三组信号组中给定芯片的地址总线和数据总线公用 控制总线中R W公用 使能端EN不能公用 它由地址总线的高位段译码来决定片选信号 CS 所需芯片数仍由 d 设计要求的存储器容量 选择芯片存储器容量 决定 SRAM存储器 例3 3 利用1M 8位的DRAM芯片设计2M 8位的DRAM存储器 解 所需芯片数 d 2M 8 1M 8 2 片 设计的存储器如图3 10所示 字长位数不变 地址总线A0 A19同时连接到两片DRAM的地址输入端 地址总线最高位有A20 A20之分 A20作为DRAM1的片选信号 A20作为DRAM2的片选信号 这两个芯片不会同时工作 试题假定用若干个2K 4位的芯片组成一个8K 8位的存储器 则地址0B1FH所在芯片的最小地址是 A 0000HB 0600HC 0700HD 0800H 例3 3 利用1M 8位的DRAM芯片设计2M 8位的DRAM存储器 解 所需芯片数 d 2M 8 1M 8 2 片 字长位数不变 地址总线A0 A19同时连接到两片DRAM的地址输入端 地址总线最高位有A20 A20之分 A20作为DRAM1的片选信号 A20作为DRAM2的片选信号 这两个芯片不会同时工作 例 利用2K 4位的存储芯片 组成16K 8位的存储器 共需要多少块芯片 解 d 16K 8 2K 4 8 2 16即 共需16块芯片 既需要位扩展 又需要字扩展 又例 利用1K 4位的存储芯片 组成2K 8位的存储器 共需要芯片数 d 2K 8 1K 4 2 2 4 3 字 位同时扩展 SRAM存储器 字位同时扩展 2114存储芯片1K 4扩展成2K 8存储器 存储空间的地址分配如下 左2片 1K个存储单元 000H 03FFH右2片 1K个存储单元 400H 07FFH 某计算机主存容量为64KB 其中ROM区为4KB 其余为RAM区 按字节编址 现要用2K 8位的ROM芯片和4K 4位的RAM芯片来设计该存储器 则需要上述规格的ROM芯片数和RAM芯片数分别是A 1 15B 2 15C 1 30D 2 30 59 存储器容量的扩展可以分为3步 第一 选择合适的芯片 第二 根据要求将芯片 多片并连 进行位扩展 设计出满足字长要求的存储模块 第三 将多组串联 对存储模块进行字扩展 构成符合要求的存储器系统 存储器通常以插槽用模块条形式供应市场 这种模块条常称为内存条 它们是在一个条状形的小印制电路板上 用一定数量的存储器芯片 如8个RAM芯片 组成一个存储容量固定的存储模块 然后 通过它下部的插脚插到系统板的专用插槽中 从而使存储器的总容量得到扩充 4 存储器模块条 高性能的主存储器 该内存采用最新的128Mx16颗粒组成2G容量 240针脚的设计架构 有别于DDR2采200针脚的架构 在工作电压方面 由DDR2的1 8V下降至1 5V 有效的降低笔记型计算机的耗电约20 进一步增强笔记型计算机的电池续航力 3 3 5高性能的DRAM 1 FPMDRAM快速页模式动态存储器 它是根据程序的局部性原理来实现的 页是指有一个唯一的行地址和该行中所有的列地址确定的若干存储单元的组合 快速页模式允许在选定的行中对每一个列地址进行连续的读操作或写操作 快速页模式读操作的时序图 FPMDRAM FastPageModeRAM 是一种在486时期被普遍应用的内存 72线 5V电压 带宽32bit 基本速度60ns以上 它的读取周期是从DRAM阵列中某一行的触发开始 然后移至内存地址所指位置 即包含所需要的数据 第一条信息必须被证实有效后存至系统 才能为下一个周期作好准备 这样就引入了 等待状态 因为CPU必须傻傻的等待内存完成一个周期 随着性能 价格比更高的EDODRAM的出现和应用 它只好退出市场 EDODRAM ExtendedDataOutputRAM 扩展数据输出内存 是Micron公司的专利技术 有72线和168线之分 5V电压 带宽32bit 基本速度40ns以上 传统的DRAM和FPMDRAM在存取每一bit数据时必须输出行地址和列地址并使其稳定一段时间后 然后才能读写有效的数据 而下一个bit的地址必须等待这次读写操作完成才能输出 EDODRAM不必等待资料的读写操作是否完成 只要规定的有效时间一到就可以准备输出下一个地址 由此缩短了存取时间 效率比FPMDRAM高20 30 具有较高的性 价比 因为它的存取速度比FPMDRAM快15 而价格才高出5 2 CDRAM芯片带高速缓冲存储器的动态存储器它在DRAM芯片上集成了一个SRAM实现的小容量高速缓冲存储器 从而使DRAM芯片的性能得到显著改进 1M 4位EDRAM芯片的结构框图 3 3 5高性能的DRAM 高性能的主存储器 以SRAM保存一行内容的办法 对成块传送非常有利 如果连续的地址高11位相同 意味着属于同一行地址 那么连续变动的9位列地址就会使SRAM中相应位组连续读出 这称为猝发式读取 EDRAM的这种结构还带来另外两个优点 在SRAM读出期间可同时对DRAM阵列进行刷新 芯片内的数据输出路径与输入路径是分开的 允许在写操作完成的同时来启动同一行的读操作 高性能的主存储器 3 SDRAM SDRAM同步型动态存储器计算机系统中的CPU使用的是系统时钟 SDRAM的操作要求与系统时钟相同步 在系统时钟的控制下从CPU获得地址 数据和控制信息 换句话说 它与CPU的数据交换同步于外部的系统时钟信号 并且以CPU 存储器总线的最高速度运行 而不需要插入等待状态 SDRAM内含交错的存储阵列 当CPU从一个存储阵列访问数据的同时 另一个已准备好读写数据 通过两个存储阵列的紧密切换 读取效率得到成倍提高 目前 最新的SDRAM的存储速度已高达5纳秒 4 DDRDRAM 双速率DRAM 双通道同步动态随机存储器 双信道同步动态随机存取内存 即DDRSDRAM DoubleDateRateSynchronousDynamicRandomAccessMemory 为具有双倍数据传输率之SDRAM 其数据传输速度为系统频率之两倍 由于速度增加 其传输效能优于传统的SDRAM 同步时钟前沿和后沿各进行一次数据传送DDR2DDR3 5 RDRAM RambusDRAM Rambus公司专利技术 全新设计RDRAM RambusDRAM 是美国的RAMBUS公司开发的一种内存 与DDR和SDRAM不同 它采用了串行的数据传输模式 在推出时 因为其彻底改变了内存的传输模式 无法保证与原有的制造工艺相兼容 而且内存厂商要生产RDRAM还必须要加纳一定专利费用 再加上其本身制造成本 就导致了RDRAM从一问世就高昂的价格让普通用户无法接收 而同时期的DDR则能以较低的价格 不错的性能 逐渐成为主流 虽然RDRAM曾受到英特尔公司的大力支持 但始终没有成为主流 例3 4 CDRAM内存条组成实例 一片CDRAM的容量为1M 4位 8片这样的芯片可组成1M 32位 4MB 的存储模块 其组成如图3 15所示 3 3 6DRAM主存读 写的正确性校验 DRAM通常用做主存储器 其读写操作的正确性与可靠性至关重要 为此除了正常的数据位宽度 还增加了附加位 用于读 写操作正确性校验 增加的附加位也要同数据位一起写入DRAM中保存 其原理如图3 16所示 图3 16主存正确性校验 3 3只读存储器和闪速存储器 3 3 1只读存储器3 3 2闪速存储器 只读存储器和闪速存储器 1 ROM的分类只读存储器简称ROM 它只能读出 不能写入 它的最大优点是具有非易失性 根据编程方式不同 ROM通常分为三类 3 3 1只读存储器 只读存储器和闪速存储器 表3 5ROM的分类 只读存储器和闪速存储器 1 掩模ROM掩模ROM的阵列结构和存储元掩模ROM是存储内容固定的ROM 由掩模工艺 一次性制造 在元件正常工作的情况下 其中的代码与数据将永久保存 并且不能够进行修改 一般应用于PC系统的程序码 主机板上的BIOS 基本输入 输出系统BasicInput OutputSystem 等 它的读取速度比RAM慢很多 当行选择线与MOS管的栅极连通时 MOS管导通 列选择线上为高电平 表示该存储元存1 当行选择线与MOS管的栅极不连接时 MOS管截止 列选择线上为低电平 表示该存储元存0 2 可编程ROM用户后写入内容 可以多次写入 可编程ROM分有三种 一次性编程的PROM多次编程的光擦可编程只读存储器 EPROM 多次编程的电擦可编程只读存储器 E2PROM 1 光擦可编程只读存储器 EPROM 只读存储器和闪速存储器 现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明 结构如下图所示 浮空栅上有电子积累 相当与存储了0 浮空栅上无电子积累 相当与存储了1 写0工作过程若在漏极D端加上约几十伏的脉冲电压 使得沟道中的电场足够强 则会造成雪崩 产生很多高能量电子 此时 若在G2栅上加上正电压 形成方向与沟道垂直的电场 便可使沟道中的电子穿过氧化层而注入到G1栅 从而使G1栅积累负电荷 由于G1栅周围都是绝缘的二氧化硅层 泄漏电流极小 所以一旦电子注入到G1栅后 就能长期保存 读出过程当G1栅有电子积累时 该MOS管的开启电压变得很高 即使G2栅为高电平 该管仍不能导通 相当于存储了 0 反之 G1栅无电子积累时 MOS管的开启电压较低 当G2栅为高电平时 该管可以导通 相当于存储了 1 图 d 示出了读出时的电路 它采用二维译码方式 x地址译码器的输出xi与G2栅极相连 以决定T2管是否选中 y地址译码器的输出yi与T1管栅极相连 控制其数据是否读出 当片选信号CS为高电平即该片选中时 方能读出数据 光擦除原理与过程这种器件的上方有一个石英窗口 如图 c 所示 当用光子能量较高的紫外光照射G1浮栅时 G1中电子获得足够能量 从而穿过氧化层回到衬底中 如图 e 所示 这样可使浮栅上的电子消失 达到抹去存储信息的目的 相当于存储器又存了全 1 P端加20多伏的正脉冲 脉冲宽度为0 1 1ms EPROM允许多次重写 抹去时 用40W紫外灯 相距2cm 照射几分钟即可 2 E2PROM存储元 E2PROM 叫做电擦除可编程只读存储器 其存储元是一个具有两个栅极的NMOS管 如图 a 和 b 所示 G1是控制栅 它是一个浮栅 无引出线 G2是抹去栅 它有引出线 在G1栅和漏极D之间有一小面积的氧化层 其厚度极薄 可产生隧道效应 浮空栅上有电子积累 相当与存储了1 浮空栅上无电子积累 相当与存储了0 写0过程这种存储器在出厂时 存储内容为全 1 状态 使用时 可根据要求把某些存储元写 0 写 0 电路如图 d 所示 漏极D加20V正脉冲P2 G2栅接地 浮栅上电子通过隧道返回衬底 相当于写 0 E2PROM允许改写上千次 改写 先抹后写 大约需20ms 数据可存储20年以上 读出过程 E2PROM读出时的电路如图 e 所示 这时G2栅加3V电压 若G1栅有电子积累 T2管不能导通 相当于存 1 若G1栅无电子积累 T2管导通 相当于存 0 擦除过程 如图 c 所示 当G2栅加20V正脉冲P1时 通过隧道效应 电子由衬底注入到G1浮栅 相当于存储了 1 利用此方法可将存储器抹成全 1 状态 1 什么是闪速存储器闪速存储器是一种高密度 非易失性的读 写半导体存储器 它突破了传统的存储器体系 改善了现有存储器的特性 既有ROM的优点 又有RAM的优点 3 4 2闪速存储器 只读存储器和闪速存储器 1 FLASH存储元闪速存储器中的存储元 由单个MOS晶体管组成 除漏极D和源极S外 还有一个控制栅和浮空栅 0 状态 当控制栅加上足够的正电压时 浮空栅将储存许多电子带负电 这意味着浮空栅上有很多负电荷 这种情况我们定义存储元处于0状态 1 状态 如果控制栅不加正电压 浮空栅则只有少许电子或不带电荷 这种情况我们定义为存储元处于1状态 浮空栅上的电荷量决定了读取操作时 加在栅极上的控制电压能否开启MOS管 并产生从漏极D到源极S的电流 只读存储器和闪速存储器 2 FLASH存储器基本操作 编程操作实际上是写操作 所有存储元的原始状态均处 1 状态 这是因为擦除操作时控制栅不加正电压 编程操作的目的是为存储元的浮空栅补充电子 从而使存储元改写成 0 状态 如果某存储元仍保持 1 状态 则控制栅就不加正电压 如图 a 表示编程操作时存储元写0 写1的情况 实际上编程时只写0 不写1 因为存储元擦除后原始状态全为1 要写0 就是要在控制栅C上加正电压 一旦存储元被编程 存储的数据可保持100年之久而无需外电源 读取操作控制栅加上正电压 浮空栅上的负电荷量将决定是否可以开启MOS晶体管 如果存储元原存1 可认为浮空栅不带负电 控制栅上的正电压足以开启晶体管 如果存储元原存0 可认为浮空栅带负电 控制栅上的正电压不足以克服浮动栅上的负电量 晶体管不能开启导通 当MOS晶体管开启导通时 电源VD提供从漏极D到源极S的电流 读出电路检测到有电流 表示存储元中存1 若读出电路检测到无电流 表示存储元中存0 如图 b 所示 擦除操作所有的存储元中浮空栅上的负电荷要全部洩放出去 为此晶体管源极S加上正电压 这与编程操作正好相反 见图 c 所示 源极S上的正电压吸收浮空栅中的电子 从而使全部存储元变成1状态 3 FLASH存储器的阵列结构FLASH存储器的简化阵列结构如右图所示 在某一时间只有一条行选择线被激活 读操作时 假定某个存储元原存1 那么晶体管导通 与它所在位线接通 有电流通过位线 所经过的负载上产生一个电压降 这个电压降送到比较器的一个输入