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实 验 报 告实验日期： 2012 年 9 月 13日学 号：20100820208姓 名：李春阳实验名称：总线数据传输实验总 分：一、 实验设计方案实验框图：实验原理：总线是指一组进行互连和传输信息（指令、数据和地址）的信号线。总线的基本特性是不允许挂在总线上的多个部件同时向总线发出信息；但是，允许挂在总线上的多个部件同时从总线上接受信息。二、 功能验证电路图 :波形图操作步骤：0-100ns 没有数据输入 100-200ns K=E1，SW_BUS有效 LDDR1有效 ，总线上写入E1，R1从总线读入E1200-300ns K=D2，SW_BUS有效 LDDR2有效 ，总线上写入D2，R2从总线读入D2300-400ns RI_BUS有效 LDDR3有效，R1数据写入总线，R3从总线读入数据E1400-500ns R2_BUS有效 LDDR1有效，R2数据写入总线，R1从总线读入数据D2500-600ns R3_BUS有效 LDDR2有效，R3数据写入总线，LE显示R3数据，R2从总线读入数据E1600-700ns R1_BUS有效 LDDR3有效，R1数据写入总线，R3从总线读入数据D2700-800ns R3_BUS有效，LE显示R3中存储的数据D2800-900ns R2_BUS有效 LDDR3有效，R2数据写入总线，R3从总线读入数据E1900-1000ns R3_BUS有效，LE显示R3中存储的数据E1数据记录仿真结论：仿真结果与预期结果一致，波形仿真逻辑功能验证正确，。实验日志 2012年9月 13日Q1. 不知道如何将R1，R2的数据进行交换A1. 再接入一个R3，使其与原本电路图中的R3并联，从总线获取值，并将值返回到总线。 2012年9月 13日 Q1. 总线数据传输的基本特性是什么？A1总线的基本特性是不允许挂在总线上的多个部件同时向总线发出信息，但是，允许挂在总线上的多个部件同时从总线上接受信息。. Q2从74374和74244内部电路结构图上说明它们的逻辑功能。A2 逻辑图如下 Q3.实验电路中的BIDIR端口的用途是什么？A2是双向数据总线Q4举例说明画电路图中连线bus line和node line的区别。总线与支线的命名方式是什么A4Q5 实验需要互换R1和R2的数据，但是电路图中的R3连线有问题，错在哪里？为什么？ A5 R3只有现实端口LE输出而没有写入总线L的输出，若果没有写入总线L的输出的话就不能往总线写数据也即不能将数据写到别的寄存器继而影响到数据交换。 Q6 exp_bus.vhd代码中如何实现双向总线的定义与缓冲？A6 定义端口,l : inout STD_LOGIC_VECOTR(7 downto 0) Q7 编写VHDL代码时如何为寄存器赋初值？ A7 signal r : std_logic_vector(7 downto 0):=0000000 2012年9 月 13日
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