DDR硬件设计要点.doc

DDR硬件设计要点类型工作电压预取数据片上ODT最高速率复位管脚ZQ校准点对点的拓朴架构参考电压分成两个VREFCA和VREFDQ封装SDRAM3.3(LVTTL)1无无无无无TSOPDDR12.5V(SSTL2)2无400无无无无TSOPDDR21.8V(SSTL18)4有800无无无无FBGADDR31.5V8有1666有有有有FBGA1. 电源DDR的电源可以分为三类：a 主电源VDD和VDDQ，主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。电源电压的要求一般在5%以内。电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100nF10nF的小电容滤波。b 参考电源Vref，参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。由于Vref一般电流较小，在几个mA几十mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ电压，所以建议使用此种方式。需要注意分压用的电阻在10010K均可，需要使用1%精度的电阻。Vref参考电压的每个管脚上需要加10nF的点容滤波，并且每个分压电阻上也并联一个电容较好，如图所示。c 用于匹配的电压VTT(Tracking Termination Voltage)VTT为匹配电阻上拉到的电源，VTT=VDDQ/2。DDR的设计中，根据拓扑结构的不同，有的设计使用不到VTT，如控制器带的DDR器件比较少的情况下。如果使用VTT，则VTT的电流要求是比较大的，所以需要走线使用铜皮铺过去。并且VTT要求电源即可以吸电流，又可以灌电流才可以。一般情况下可以使用专门为DDR设计的产生VTT的电源芯片来满足要求。而且，每个拉到VTT的电阻旁一般放一个10Nf100nF的电容，整个VTT电路上需要有uF级大电容进行储能。一般情况下，DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到较好的信号质量。而地址和控制信号线如果是多负载的情况下，会有一驱多，并且内部没有ODT，其拓扑结构为走T点的结构，所以常常需要使用VTT进行信号质量的匹配控制。2. 时钟DDR的时钟为差分走线，一般使用终端并联100欧姆的匹配方式，差分走线差分对控制阻抗为100ohm，单端线50ohm。需要注意的是，差分线也可以使用串联匹配，使用串联匹配的好处是可以控制差分信号的上升沿缓度，对EMI可能会有一定的作用。3. 数据和DQSDQS信号相当于数据信号的参考时钟，它在走线时需要保持和CLK信号保持等长。DQS在DDR2以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需要将DQS-接地，而DDR3为差分信号，需要走线100ohm差分线。由于内部有ODT，所以DQS不需要终端并联100ohm电阻。每8bit数据信号对应一组DQS信号。DQS信号在走线时需要与同组的DQS信号保持等长，控制单端50ohm的阻抗。在写数据时,DQ和DQS的中间对齐，在读数据时，DQ和DQS的边沿对齐。DQ信号多为一驱一，并且DDR2和DDR3有内部的ODT匹配，所以一般在进行串联匹配就可以了。 DDR内部的ODT结构4. 地址和控制 地址和控制信号速度没有DQ的速度快，以时钟的上升沿为依据采样，所以需要与时钟走线保持等长。但如果使用多片DDR时，地址和控制信号为一驱多的关系，需要注意匹配方式是否适合。5. PCB布局注意事项PCB布局时，需要把DDR颗粒尽量靠近DDR控制器放置。每个电源管脚需要放置一个滤波电容，整个电源上需要有10uF以上大电容放在电源入口的位置上。电源最好使用独立的层铺到管脚上去。串联匹配的电阻最好放在源端，如果是双向信号，那么要统一放在同一端。如果是一驱多的DDR匹配结构，VTT上拉电阻需要放在最远端，注意芯片的排布需要平衡。下图是几种DDR的拓扑结构，首先，一驱二的情况下分为树状结构，菊花链和Fly-by结构，Fly-by是一种STUB很小的菊花链结构。DDR2和DDR3走菊花链结构都是比较适合的。走树状结构可以把两片芯片贴在PCB的正反两面，对贴减小分叉的长度。一驱多的DDR拓扑结构比较复杂，需要仔细进行仿真。6. PCB布线注意事项l PCB布线时，单端走线走50ohm，差分走线走100ohm阻抗。l 注意控制差分线等长10mil以内，同组走线根据速度的要求也有不同，一般为50mil。l 控制和地址线及DQS线和时钟等长，DQ数据线和同组的DQS线等长。l 注意时钟及DQS和其他的信号要分开3W以上距离。l 组间信号也要拉开至少3W宽的距离。l 同一组信号最好在同一层布线。l 尽量减少过孔的数目。7. EMI问题DDR由于其速度快，访问频繁，所以在许多设计中需要考虑其对外的干扰性，在设计时需要注意一下几点l 原理有性能指标要求的，易受干扰的电路模块和信号，如模拟信号，射频信号，时钟信号等，防止DDR对其干扰，影响指标。l DDR的电源和不要与其他易受干扰的电源模块使用同一电源，如必须使用同一电源，要注意使用电感、磁珠或电容进行滤波隔离处理。l 在时钟及DQS信号线上，预留一些可以增加的串联电阻和并联电容的位置，在EMI超出标准时，在信号完整性允许的范围内增大串联电阻或对地电容，使其信号上升延变缓，减少对外的辐射。l 进行屏蔽处理，使用金属外壳的屏蔽结构，屏蔽对外辐射。l 注意保持地的完整性。时序和信号完整性方面的问题测试方法7. EMI问题DDR由于其速度快，访问频繁，所以在 许多设计中需要考虑其对外的干扰性，在设计时需要注意一下几点l原理有性能指标要求的，易受干扰的电路模块和信号，如模拟信号，射频信号，时钟信号等，防止DDR对其干扰，影响指标。lDDR的电源和不要与其 他易受干扰的电源模块使用同一电源，如必须使用同一电源，要注意使用电感、磁珠或电容进行滤波隔离处理。l在时钟及DQS信号线上，预留一些可以增加的串联电阻和并联电容的位置，在EMI超出标准时，在信号完整性允许的范围内增大串联电阻或对地电容，使其信号上升延 变缓，减少对外的辐射。l进行屏蔽处理，使用金属外壳的屏蔽结构，屏蔽对外辐射。l注意保持地的完整性。8. 测试方法l注意示波器的探头和示波器本身的带宽能够满足测试要求。l测试点的选择要注意选到尽量靠近信号的接受端。l由于DDR信令比较复杂，因此为了能快速测试、调试和解决信号上的问题， 我们希望能简单地分离读/写比特。此时，最常用的是通过眼图分析来帮助检查DDR信号是否满足电压、定时和抖动方面的要求。l触发模式的设置有几种，首先可以利用前导宽度触发器分离读/写信号。根据JEDEC规范，读前导的宽度为0.9到1.1个时钟周期，而写前导的宽度规定为大于0.35个时钟周期，没有上限。第二种触发方式是利用更大的信号幅度触发方法分离读/写信号。通常，读/写信号的信号幅度是不同的，因此我们可以通过在更大的信号幅度上触发示波器 来实现两者的分离。l测试中要注意信号的幅度，时钟的频率，差分时钟的交叉点，上升沿是否单调，过冲等。l时序中最重要，最需要注意的就是建立时间和保持时间。DDR2 SDRAM仿真分析概要随着存储器接口的数据速率越来越高，在接收端保证信 号完整性和满足时 序要求变得更加困难。尤其是DDR2 SDRAM。DDR2 SDRAM的数据传输高，延迟和设计容差少，建立时间、保持时间和偏移(Skew)时 间都仅有几十皮秒。本文介绍DDR2 SDRAM设计的简单原理，并讨论如何使用Cadence公司的Allegro工具对DDR2 SDRAM设计进行板级仿真。DDR SDRAM的出现使传统的同步时钟方式转变成在时钟的上升沿和下降沿同时进行数据采样(图1)。这种方式能够提供数据的传输速率，但对设计的延迟和时序提出了更严格的要求。根 据Micron公司的资料，数据率为533Mbps的DDR2 SDRAM大约允许585ps左右的板级设计容差。如果扣除信号完整性和电源完整性的容差后，允许线路延迟的容差仅有30ps左右，因此仅采 用数据线等长设计方法已无法符合要求。图 1：DDR SDRAM的源同步方式。此 外，DDR2 SDRAM采用ODT(On-Die Termination)工作模式(图2)，即DDR2 SDRAM内部有终端电阻。ODT模式在活动状态下启动，在待机状态下关闭，以便降低信号的反射，提高信号质量，降低功耗。不过，有必要对终端电阻是否适 合进行验证。图2：DDR2 SDRAM的ODT的结构。DDR设计流程图 3为DDR2 SDRAM应用的PCB设计流 程，它表明了信号完整性和电源完整性的分析和布局布线之间的关系。图3：DDR2 SDRAM的PCB设计和仿真流程。DDR2 SDRAM应用的板级仿真高速电路的板级仿真包括 板前仿真和板后仿真两部分。板前仿真对电路的拓扑结构进行分析，先利用Allegro仿真工具对设计的 层叠进行设计来满足阻抗要求， 然后对整个电路板的电源噪声问题进行评估，选择合适的去耦电容来稳定电源信号，减少噪声。对关键网络的拓扑结构采用Allegro SigXp空间解析功能来分析信号反射和串扰的影响，并依据分析的结果，总结相应的设计规 则，比如最大导线长度、最大并行线路长度、最小导线间距、导线间的长度误差等设计规则。 最后，通过规则管理器将这些设计规则导入Allegro PCB设计工具中，实现规则约束驱动的布局布线，提高设 计效率和质量。板后仿真针对布局布线验证设计是否满足要求，验证内容包括反射、串扰、同步开关噪声(SSN)和时序等。下面 主要介绍DDR2 SDRAM板后仿真分析过程以及需要考虑的问题。当PCB布局布线结束后，需要通过板后仿真确定转换速率和上升/下降时间、时序的影响、布线产生的反射和 串扰的大小、传输损耗、码间干扰(ISI)、时钟抖动以及ODT的影响。利用Allegro进行DDR2 SDRAM进行分析的过程为。1. 用Allegro的同步BUS分析功能设定总线对应的时钟信号。2. 定义总线，选择总线以及存储器的缓冲器的模型。3. 设定与总线关联的时钟/闸门网络。4. 设定时钟/闸门网络和总线网络的对应关系。5. 对总线网络和时钟/闸门网络进行激励源的设定(图4)。6. 设定完成后实施仿真，验证结果，具体包括：图4：指定激 励源。图 5：ODT的验证。1.对线路的反射、串扰和ODT阻抗等信号的验证 分析，可用眼图来表示不同ODT模式下的反射和损耗情况。2. 确认时钟抖动和码间干扰(ISI)对波形的影响(图6)。图 6：码间干涉(ISI)的验证。3进行数据有效眼图的确认。根据眼 图的显示，进行有效窗的测量(图7)。图7：反 射眼图的验证。4建立/保持时间。Allegro仿真结果能用报告 形式给出最大的建立/保持时间(图8)，用户可以根据输出的结果，对有问题的信号网络进行适当的修改以满足时序上的要求。图 8：建立/保持时间分析报告。本文总结DDR2 SDRAM的板级设计是 一个非常复杂的过程，需要采用仿真工具进行信号完整性和电源完整性验证，并要满足严格的时序要求。Allegro PCB SI工具提供一个完整的高性能仿真分析工具，可解决在高速高密度设计中遇到的 信号完整性和电源完整性问题。在仿真过程中要考虑如下因素(这些因素之间具有一定关联性)：传输路径阻抗不连续、电源噪声、串扰反射、延迟、总线数据同 步、码间干扰(ISI)、时钟抖动、ODT模式的选择以及建立/保持时间等。嵌入式DDR息线的布线分析与设计日期：2008-12-4 10:06:00作者：未知来源：引 言 嵌入式DDR(Double Data Rate，双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的 工作频率越来越高，DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz，从而实现了更大的系统带宽和更好的性能然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需 要硬件设计者对电路的布局走线有更多的约束和考虑而影响 整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计 嵌入式系统使用DDR内存，可以在传统的单数据数率内存芯片上实现更好的性能DDR允许在不增加时钟频率和数据位宽的条件下，一个时钟周期内能 够处理两个操作增加的数据总线性能是由于源同步数据选通 允许数据同时在选通脉冲的上升沿和下降沿被获取DDR虽 然能够给嵌入式设计带来更好的性能，但是设计者必须比以往的SDR设计更小心地处理DDR部分的PCB布线部分，否则不仅不能实现好的性能，整个嵌入式系 统的稳定性也会受到影响DDR比传统的SDR有更短的信 号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的IO 信号，并且需要合适的终端电阻匹配这些都是要面对的新的挑战1 DDR总线结构 对于DDR内存，JEDEC建立和采用了一个低压高速信号标准这个标准称为“短截线串联终结逻辑(StubSeries Terminated Logic，SSTL)”SSTL 能够改进数据通过总线传输的信号完整性，这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误 在一个典型的内存拓扑结构中，如果使用了串联匹配电阻(Rs)，那么它应该放在远离DDR控制器的位置这种方法能够节约控制器附近宝贵的电路板空间，避免布线拥塞和繁琐 的引脚扇出；而且也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收 最普通的SSTL终端模型是一种较好的单终端和并联终端方案，如图1所示这种方案包含使用一个串联终端电阻(Rg)从控制器到内存，以及一 个并联终端电阻(RT)上拉到终端电压(VTT)这种方 法常见于商用电脑的主板上，但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性，也常常使用Rs和RT的值是依赖于具体的系统的，应该由板级仿真确定具体的值2 嵌入式DDR布线分析21 DDR的信号完整性问题 高速总线信号的传输往往需要考虑信号完整性问题DDR的信号线不是普通的信号线而是传输线，因而传输线上的过孔， 或者连接器等不连续阻抗因素都会影响接收端的信号完整性主 要有过冲和下冲、振铃及串扰等影响，交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能 DDR为了实现更高的信号频率，SSTL高增益差分接收器的接收电平往往是偏置在参考电平(VREF)附近，使用这样的接收器允许更小的电压摆幅、更少的 信号反射、更低的电磁干扰和更短的建立时间，比LVTTL能适应更高的时钟频率图2所示的是SSTL接口电平交流逻辑电平是在接收器端的接收电平，在接收器处交流逻辑参数(包 括建立和保持时间)都必须最佳，而直流逻辑电平则提供一个滞后的接收电平点当输入电平穿过DC直流参考点时，接收器转变到新的逻辑电平并且保 持这个新的状态，只要信号不低于门限电平因此，SSTL 总线不易于受过冲、下冲和振铃的影响22 基于布线考虑的DDR信号分组 DDR控制器包括超过130个信号，并且提供直接的信号接口连接内存子系统这些信号根据信号的种类可以分为不同的信号组，如表1所列其中，数据组的分组应该以每个字节通道来划分，DMO、DQSO 以及DQODQ7为第1字节通道，DMl、DQSl以及DQ8DQl5为第2字节通道，以此类推每个字节通道内有严格的长度匹配关系其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该 严格控制在一定范围内不同组的信号间虽然不像组内信号那 样要求严格，但不同组长度差同样也有一定要求具体布线要 求见24小节23 信号组布线顺序 为了确保DDR接口最优化，DDR的布线应该按照如下的顺序进行：功率、电阻网络中的pin脚交换、数据信号线布线、地址命令信号布线、控制信号布线、 时钟信号布线、反馈信号布线 数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部 分，也是最主要的走线长度匹配有要求的信号组 地址、命令、控制和数据信号组都与时钟的走线有关因此，系统中有效的时钟走线长度应该满足多种关系设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满 足24 各组信号布线长度匹配 时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻 抗，再按照这种约束来进行布线所有的DDR差分时钟信号 都必须在关键平面上走线，尽量避免层到层的转换线宽和差 分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在5060，差分阻抗控制在100120 时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰蛇形走线的间 距不应小于20 mil串联终端电阻Rs值在 1533Q，可选的并联终端电阻RT值在2568 ，具体设定的阻值还是应该依据信号完整性仿真的结果 数据信号组：以地平面为参考，给信号回路提供完整的地平面特征阻抗控制在5060 线宽要求参考实施细则与其他非DDR信号间距至少隔离20 mil长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数 据选通DQS和数据屏蔽信号DM长度差应控制在25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mi内与相匹配的DM和DQS串联匹配电Rs值为o33 ，并联匹配终端电阻RT值为2568其他DDR信号 地址和命令信号组：保持完整的地和电源平面特 征阻抗控制在5060 信号线宽参考具体设计实施细 则信号组与其他非DDR信号间距至少保持20 mil以上组内信号应该与DDR时钟线长度匹配，差距至 少控制在25 mil内串联匹配电阻Rs值为O33 ，并联匹配电阻T，值应该在2568 本组内的信 号不要和数据信号组在同一个电阻排内 控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号仍需要有一个完整的地平面和电源平面作参考串联匹配电阻RS值为O33 ，并联匹配终端电阻RT值为2568 为了防止串 扰，本组内信号同样也不能和数据信号在同一个电阻排内25 电源部分的设计分析 通常情况下，DDR供电电压是2327 V，典型值是25 V，工作频率的不同可能引起正常工作电压的不同参考电压VREF是113138 V，典型值是125 VVTT以VREF为参考，电压范围是(VREF一O4 V)一(VREF+O4 V)由于VREF只是给差分 接受器端提供一个直流参考电平所以电流比较小最大的只 有3mA.VTT的电流由于上拉的缘故在输出端输出高 电平时VTT应能流入电流在输出端输出低电时VTT电流输出.故VTT必须能同时有流入和 流出电流电流的大小依赖于总线上同时出现的电位状态从常用的设计来看最大可以从2.3A到3.2A. 由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序 错误、抖动和漂移很多电源芯片会把VREF和VTT从同 一源输出但是由于使用的目的不同，走线也完全不同VREF最好和VTT在不同平面，以免VTT产生的噪声干扰 VREF而且无论是在DDR控制器端还是DDR存储器 端，VREF脚附近都应放置去耦电容，消除高频噪声VREF 的走线宽度应该越宽越好，最好为2025 mil VTT电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个 01F或001 F的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果结 语 在带有DDR的嵌入式系统主板中，设计PCB最难的部分莫过于DDR的走线设计好的走线就等于有了好的信号完整性和好的时序匹配，总线在高速输入 输出数据过程中就不会出错，甚至能够有更好的抗串扰和EMC能力DDR总线并行传输且速率较高，在设计过程中如果没有按照严格的约 束进行布线，在设备后期调试过程中，将会出现各种各样异常问题，甚至是系统根本无法启动而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题， 在走线时就把这些规则运用进去；如果有条件，可以做一下仿真，预先验证一下设计这样做出来的设计，系统的稳定性和可靠性才会更高 简化消费类应用DDR存储器电源设计发布: 2009-6-4|作者: | 来源: 不论是采用分立元件系统还是高度集成的系统级芯片(SoC)，许多嵌入式消费电子系统都利用了现有系统(如PC或其它成熟的通用系统)的架构。这些嵌 入式系统(或子系统)通常不存在对奢侈的灵活性扩展的需求，甚至也不需要PC类系统设计所要求的全部资源。 在将某个系统参考设计修改成适用于特定的嵌入式系统或消费电子应用时，去除参考设计中不需要的模块或功能可以大量节省成本。但通过有创造性地对被推荐供电 元件进行优化来减少过多的能力可以节省大量成本，而且不会降低任何性能或功能指标。 双数据速率(DDR)存储器目前成为所有新型PC和笔记本电脑的标准配置，由此带来的结果是，其价格现在已经下降到同档次SDRAM之下。这使得机顶盒、 个人录像机和显示器/电视等消费类产品的设计者已在使用DDR存储器设计新型系统。 通常，消费产品所要求的存储器数量比计算机少得多，所以，2.5V的Vddq和1.25V的Vtt所需的电流要低得多。这使得单个DDR功率IC不仅可以 为DDR存储器提供电流，而且也可以为内核SoC电压提供电流。California Micro Devices(CMD)公司就可提供此类IC，其中包括CM3121(实现完整单芯片DDR供电)、CM3132(为Vddq提供1A、为Vtt提供 0.5A、为Vcore提供1.5A)等。所需要的唯一外部元件是输出电容。折衷考虑开关和线性架构 一个参考设计最初可能是支持采用昂贵的开关调节器供电的1,024MB、256位DDR存储器。但是，目标应用可能只需要焊接到PCB上的64MB、 128位存储器。这或许会将对支持双列直插式存储器模块组(DIMM)插槽中多达16个DDR模块的需求降低到2或4个模块，系统设计者可以更严格地控制 相应的供应商和指标规格。另外，在这种情况下，设计者可以通过优化供电电源架构显著降低成本。 不论采用哪种拓扑结 构，同线性调节器相比，开关调节器通常需要更多的功率器件(是线性调节器的两倍)并需要电感等更昂贵、体积很大的元件和更大的旁路电容。这种复杂性和成本 上的增加是为在负载较高时耗散更低所付出的代价。但在负载较低的情况下，将成本或空间降低50%或更多要比将耗散减少10%更为重要，此时，线性调节器是 一种简单而精确的选择。 在下面例子中，一种成本得到优化的参考设计可以大幅降低成本、缩小电路板空间并可带来其它好处。由于元件数量较少并可以把通过型(pass)场效应晶体管 (FET)直接放在负载附近，布线进一步得到简化。(对于开关调节器来说，等同的“通过元件”需要两个FET和一个大电感。) 当然，线性设计首要折衷因素是功率耗散。通过元件必须“烧掉”没有被负载耗散的所有能量。然而，在许多应用中，“高效率”开关调节器对给定负载来可能说尺 寸过大，低耗散的优点可能很容易就被其它缺点抵消了。 为了在线性调节器中将功率耗散减至最低并使效率达到最高，可通过为调节器输入端选择尽可能低的供电电压来尽量减小输出通过型晶体管的电压降。例如，在PC 环境中，传统标准限制了可使用的主要电源轨(12V、5V和3.3V)。在其它应用中，主要电源轨可以按照需要进行更准确地定制，但成本保持不变。 例如，如果一个嵌入式系统的系统逻辑部分只要求2.8V主电源轨，那么在这块板上任何地方都没有理由使用3.3V的电源轨。这增强了使用线性DDR-I调 节器的应用前景，因为300mV压降(VIN=2.8V)-(VOUT=2.5V)功率耗散比800mV压降 (VIN=3.3V)-(VOUT=2.5V)的耗散小得多。如果可能，人们希望选择较低的中间电压，但必须把调节器的“压差”检测出来。“压差”指 VIN和VOUT之间的最小电压差，在这个电压下，调节器依然可以有效地把输出控制在指标要求之内。)。 低压差(LDO)调节器可以把压差降低到几百毫伏以下。依靠LDO的低压差特性，线性调节器的效率常常可以逼近甚至超过开关调节器的效率。 将开关系统重新设计成线性LDO拓扑可以将元件数减少到只包含一个简单调节器、一个通过FET元件、一个输出负载电容，从而获得前述的各种好处。高集成度电源架构优化方案 为了实现更高度的集成，设计者可以像CMD公司所做的那样将整个线性DDR电源(包括通过FET和控制器逻辑)集成到单个Power-SOIC封装中。 CMD公司的CM3121集成了两个低电压LDO调节器和一个源-汇(source-sink)线性调节器，以便为 DRAM 或存储器内核逻辑提供2,000mA VDDQ和为DDR或其它SSTL端接电压提供500mA VTT。 CM3132集成了两个低电压LDO调节器和一个source-sink线性调节器，以便为 DRAM 或存储器内核逻辑提供1,500mA VDDQ及为DDR或其它SSTL端接电压提供500mA VTT，还可为SoC或诸如千兆位以太网等外围内核提供1,500mA VCORE。图1是一个典型应用框图。PSOP-8封装的占位与开关调节器的一个功率电感几乎相同，但却可以替代整 个SoC电源。由于尺寸小，设计工程师可以把该芯片与参考设计并行排列，并可以在成本更低的生产配置中(可能并不需要原有电源的全部容量)对它的性能进行 测试。 如前描述，要把电压较低的VIN分配给在电流汇总点的各个LDO，主要的设计工作是把用于互不关联系统的多个竞争开关调节器整合到PCB上单个“中间 VDD”扩散平面。这种开关/线性组合能折衷两种拓扑的效率，并可以同时节省成本和电路板