嵌入式存储器的设计.ppt

嵌入式存储器的设计与应用 学号 111120008姓名 胡雪花 目录 嵌入式存储器简介嵌入式存储器的发展史嵌入式存储器的技术指标嵌入式存储器的优缺点高速缓冲存储器的设计嵌入式SRAM嵌入式DRAM 嵌入式存储器简介 嵌入式存储器不同于片外存储器 它是集成在片内与系统中各个逻辑 混合信号等IP共同组成单一芯片的基本组成部分 嵌入式存储器包括嵌入式静态存储器 动态存储器和各种非挥发性存储器 嵌入式存储器大体分为两类 一类是挥发性存储器 另一类是非挥发性存储器 挥发性存储器包括SRAM DRAM 非挥发性存储器包括OTP ROM EEPROM和e FLASH等 非挥发性存储器主要用于存储器掉电不丢失的固定数据和程式 嵌入式存储器的发展史 分立存储器 嵌入式易失性存储器SRAM DRAM 嵌入式非易失性存储器 早期由于系统集成度不高 系统的速度 功耗性能要求低 分立式存储器大行其道 且足以应付各种应用的挑战 八十年代末至九十年代初 1 芯片集成度大幅度提高及工艺发展允许片内集成更多的存储器2 存储器的速度发展远落后于MPU的速度幻灯片53 片内存储器节省系统空间 接口灵活简单 总线宽 无板极延迟 随着消费水平的提高 为了有效存储不掉电的代码和数据 嵌入式闪存的应用开始蓬勃发展 幻灯片7 嵌入式存储器发展史 嵌入式存储器和分立式存储器最重要的不同之处在于嵌入式存储器往往受限于应用IC的本身工艺特性条件 而分立式存储器主要围绕存储器器件进行优化工艺 九十年代中期Intel将片外高速缓冲器存储器集成到片内的重大举动 除了导致一大批分立的片外高速缓冲器存储器厂倒闭 还标志着嵌入式存储器成为主流厂商的不二选择 幻灯片4 嵌入式存储器发展史 嵌入式闪存包括早期的ROM 后来的OTP EEPROM 及今天高密度Eflash 且最近的铁电存储器 FeRAM 和磁电存储器 MRAM 等也开始向嵌入式方向发展 嵌入式闪存有效帮助存储不掉电的代码和数据 对于MCU RFID 身份证卡等有着非常重要的意义 嵌入式存储器发展史 易失性 掉电后存储内容是否丢失只读性 一个存储器在写入数据后 可对他进行读出 是否可再对它写入位容量 位容量来表示存储功能速度 存储器的速度是用存储器访问时间来衡量的 访问时间就是指存储器接收到稳定的地址深入到完成操作的时间功耗 功耗在用电池供电的系统 比如用于野外工作的微型机系统 中是非常重要的问题可靠性 集成电路只要在出厂时经过了全面的测试就能保证很高的可靠性价格 存储器的价格主要由两个方面决定 一是存储器本身的价格 二是存储器模块中附加电路的价格 嵌入式存储器技术指标 嵌入式存储器的优势 更高的带宽更低的系统功耗更优化的粒度和存储结构更高的可靠性和更紧凑的系统结构更好的工艺缩放特性 嵌入式存储器的优点 嵌入式存储器面临的挑战 工艺 限制嵌入式存储器发展的最大障碍就是与CMOS逻辑工艺的兼容问题 逻辑工艺和存储器工艺从本质上来说是不同的 且各有优缺点 成品率 嵌入式存储器面临的成品率问题来源于嵌入式存储器的设计规则比常规CMOS逻辑规则更加大胆 容易带来制造缺陷和可靠性问题 测试与修复 嵌入式存储器需要专门的测试 嵌入式存储器的缺点 高速缓冲存储器是存在于主存与CPU之间的一级存储器 由静态存储芯片 SRAM 组成 容量比较小但速度比主存高得多 接近于CPU的速度 Cache的功能是用来存放那些近期需要运行的指令与数据 目的是提高CPU对存储器的访问速度 一个典型的高速缓冲存储器系统是由一个标准的存储器层次组成 包括片上高速缓存 L1 片外高速缓存 L2 以及快速页模式DRAM或EDODRAM 通常存储层次包括五级 Li 寄存器 L0 高速缓存 L1 主存 L2 磁盘存储器 L3 以及备份单元 如磁盘或光盘 L4 高速缓冲存储器的设计 一般用以下五个参数来描述这些层次的特性 存取时间 s i 指CPU访问Li级存储器总共需要的时间存储器规模 s i 指Li级存储器包含的字节数目每字节成本 c i Li级存储器的成本通常由每字节的成本来评估 或者用c i 和s i 的乘积来评估传输宽带 b i 指在不同层次存储器之间传输数据的速率传输单位 x i 指的是传输数据的粒度 大小 一般情况下 高层次的存储器器件比低层次存储器的存取时间更短 规模更小 每字节成本更高 带宽更高 并且传输数据单位也更小 高速缓冲存储器的设计 与存储层次相关的三个概念 包容性 一致性 局部性包含性 是指所有的信息最初都是存储在最外层的存储器中的 在程序执行过程中 被存储的数据和指令的一部分在被需要的时转移到较高层次的存储器中 同时随着数据未被使用的时间不断增长 它将转移到低层次存储器中 一致性 较低层次存储器中的同一信息项的拷贝必须保持一致 即如果处理器中对一个字进行了修改 那么这个字的拷贝必须在所有低层次的存储器中进行更新 立即更新 直写式 或者最后更新 回写式 高速缓冲存储器的设计 局部性 空间上的局部性 是指CPU即将引用的信息在贮存中的逻辑地址可能与当前正在引用的信息相近 时间上的局部性 是指当前CPU正在引用的信息可能即将被再次引用 这种设计理念可以使容量较小的高速缓冲器只存储主存中的一部分信息 可以大大提高工作效率 高速缓冲存储器的设计 当CPU在高速缓存中找到了所需要的信息时叫做 命中 相反 如果没有找到则叫 未命中 所以 所需要的信息在高速缓存中的概率叫命中率反之叫未命中率即 1 命中率 具有高速缓存的系统中 有效主存存取时间teff由下式给出 teff tcache m tmain tcache高速缓存的有效命中时间tmain主存存取时间m为高速缓存的未命中率 高速缓冲存储器的设计 高速缓存的配置 高速缓存的规模 映射方式 行容量 高速缓存是组合的还是分离的 高速缓存的组合和分离指的是指数据和指令在高速缓存中是集合在一起还是用不用的存储器分开 系统可以有分离的高速缓存其中一个存放指令另一个存放数据 这两个高速缓存可以采用不同的结构来优化各自的功能 同时包含数据和指令的高速缓存叫 统一高速缓存 高速缓冲存储器的设计 映射方式 地址映象规则 主存储器中一块只能映象到Cache的一个特定的块中 主存与缓存分成相同大小的数据块 2 主存容量应是缓存容量的整数倍 将主存空间按缓存的容量分成区 主存中每一区的块数与缓存的总块数相等 3 主存中某区的一块存入缓存时只能存入缓存中块号相同的位置 高速缓冲存储器的设计 下图示出了主 缓冲地址格式 目录表的格式及地址变换规则 主 缓存块号及块内地址两个字段完全相同 目录表存放在高速小容量存储器中 其中包括二部分 数据块在主存的区号和有效位 目录表的容量与缓存的块数相同 高速缓冲存储器的设计 全相联 即主存中任意位置的信息被映射到高速缓存中的任意位置 地址映象规则 主存的任意一块可以映象到Cache中的任意一块 1 主存与缓存分成相同大小的数据块 2 主存的某一数据块可以装入缓存的任意一块空间中 全相联方式的对应关系如下图所示 如果Cache的块数为Cb 主存的块数为Mb 则映象关系共有Cb Mb种 高速缓冲存储器的设计 高速缓存的容量对命中率又很大的影响 通常 高速缓存容量越大 未命中率就越低 但是如果高速缓存容量远远超过了某个最佳值 反而会导致性能下降 一般256K到512K字节的高速缓存可以达到98 的命中率 高速缓存每一行的大小 一般都是2的整数幂 如16 32 64 128字节 它是高速缓存和主存之间信息传递最基本单元 行容量是除了高速缓存容量外第二影响高速缓存性能的因素 高速缓冲存储器的设计 某些情况下L1级高速缓存容量较小 不能满足处理器所要求的很高的命中率和数据率 这时就需要引入另一级高速缓存L2作为处理器外的芯片 这样可以增加高速缓存的命中率 处理器在L1级高速缓冲存储器中没有找到的数据 在L2级高速缓存找到的概率 高速缓冲存储器的设计 DSP中高速缓存体系结构的实现 T1DSPTMS320C6211 它使用了两级存储器结构对片内数据和程序进行访问 其结构示意图如下图所示 高速缓冲存储器的设计 DSP存储器系统在CPU请求下取得正确数据的判断流程如下图所示 高速缓冲存储器的设计 嵌入式SRAM是最早 最成熟的嵌入式存储器 并且对于逻辑芯片中嵌入的存储起来说 SRAM是最常用的一种 它广泛应用在通用CPU的片内高速缓存 网络处理器中的帧缓冲器等领域 嵌入式SRAM基于标准的CMOS逻辑工艺 在制作时不需要增加额外的工艺步骤 传统的eSRAM都是六管结构 单元尺寸较大 难以实现大规模的集成 因此人们相继研制出了单管1T和四管4T 嵌入式SRAM的设计 1T SRAM宏单元Mosys公司提出的1T SRAM单元包括一个电容和一个访问管 与平面D RAM单元非常相似 只是用一个MOS结构代替了D RAM的电容 其单元示意图如图所示 嵌入式SRAM的设计 字线 位线 优点 由于采用MOS结构做存储电容使得可以利用标准的逻辑工艺来制造 这种单元的面积只有传统SRAM单元的1 3到1 4并且容易按比例缩小 1T SRAM的缺点及解决办法 由于采用MOS电容能够存储的电荷比较少 且高度非线性 需要专门的线性偏置电路来进行补偿软误差率SER也较高 由于存储电荷较少使得软错误率上升 该电路中使用较短的字线来减少选中的存储器位单元的数量 从而降低软错误率 嵌入式SRAM的设计 4T SRAM宏单元 无负载CMOS4TSRAM单元由两个pMOS访问管和两个nMOS驱动管组成 这种结构不需要负载元件 并且是用浅槽隔离MOS逻辑工艺制造的 其单元结构示意图如下图所示 嵌入式SRAM的设计 工作原理 1 4TSRAM单元的两个访问管位pMOS管 当字线电压从1 8V降到0V时 单元将被选中2 位线的预充电压必须保持在1 8V以上 以保证稳定的数据保持时间 在读操作过程中 单元将一对位线中的一根 BL 放电 然后读出放大器将位线上的差分电压放大 在写操作过程中 写驱动器将一对位线中的一根放电到0V BL 从而使单元中存储的数据发生反转 嵌入式SRAM的设计 嵌入式SRAM的设计 无负载四管CMOSSRAM单元的尺寸只有传统六管单元的56 能够提高存储容量和工作速度 但是这种存储单元要求能够产生精确的时序信号 保证在不同的温度条件下静态数据的保持特性 并且要克服单元电流小位线耦合电容大等不利影响 解决办法 使用终点双脉冲驱动器 EDD 进行精确的时序控制使用字线电压补偿 WLL 电路来保证对温度变化不敏感的数据保持特性使用全相邻螺旋位线 ATBL 来减小位线耦合电容 嵌入式SRAM的设计 嵌入式DRAM只有一个晶体管加一个电容的结构 面积有相当的优势 此外 嵌入式DRAM还有很多优势 功耗非常低提高了系统的性能存储粒度最小 成本最低噪声减小提高了ASIC的集成度降低了工程代价 缩短投入市场的时间 嵌入式DRAM的设计 编译的100MHzDRAM宏单元它是由MosaidTechnologies公司开发研制的配置 存储密度最高可达到16Mb数据总线宽度最大为256位在0 35um的混合DRAM 逻辑工艺下 每Mb存储量占用3 4um2的芯片面积 嵌入式DRAM的设计 编译的100MHzDRAM宏单元 读操作 在读操作过程中 数据线上的信号由另一个传统的CMOS锁存器读取 类似位线上的读出放大器 不同的是当放大器读取时将隔离的器件关闭 这样就不需要对数据总线上的电平进行完全的再存储 写操作 先将要写入的数据脉冲加载到数据总线上 然后将一个安全的差分电压耦合到预充电的读出放大器中 接着位线上的读出放大器在时钟控制下将全1或全0电平写入单元 嵌入式DRAM的设计 双端口交错DRAM结构宏单元 每一个存储单元包括一个电容和两个晶体管 这两个晶体管分别连