100进制同步计数器设计.doc

成绩： 教师： 课程名称：可编程逻辑器件应用 实验名称： 100进制同步计数器设计专业班级：姓名： 学号： 实验日期：一、实验目的：1、掌握计数器的原理及设计方法；2、设计一个0100的计数器；3、利用实验二的七段数码管电路进行显示； 二、实验要求：1、用VHDL 语言进行描写；2、有计数显示输出；3、有清零端和计数使能端；三、实验结果：1. VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE my_pkg ISComponent nd2 - 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoderPORT (din:in std_logic_vector(3 downto 0 ); -四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); -输出LED七段码END Component;Component CNT60 -2位BCD码60进制计数器PORT( CR:IN STD_LOGIC; EN:IN STD_LOGIC;CLK:IN STD_LOGIC;OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END Component;Component CNT100 -带使能和清零信号的100进制计数器PORT(CLK:IN STD_LOGIC;EN:IN STD_LOGIC;CLR:IN STD_LOGIC;OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END Component;Component freq_div -50MHZ时钟分频出1HzPORT(clkinput : IN STD_LOGIC;output : OUT STD_LOGIC);END Component;Component jtd -交通灯控制器PORT(CLKIN:IN STD_LOGIC; -50MHZR1,G1,R2,G2,R3,G3,R4,G4:OUT STD_LOGIC; -红绿灯信号输出GAO,DI:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) -倒计时输出);END Component;END my_pkg;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE work.my_pkg.ALL;-打开程序包ENTITY Demo3 ISPORT (CRl:IN STD_LOGIC; ENl:IN STD_LOGIC; CLKIN: IN STD_LOGIC; LEDLOW,LEDHIGH: OUT STD_LOGIC_VECTOR(6 downto 0);END Demo3;ARCHITECTURE behv OF Demo3 IS SIGNAL CLKTEMP: STD_LOGIC; -定义中转信号SIGNAL LEDLOWTEMP,LEDHIGHTEMP:STD_LOGIC_VECTOR(3 downto 0);BEGIN u1:freq_div PORT MAP(CLKIN,CLKTEMP); -位置关联方式u2:CNT60 PORT MAP(CR=CRl,EN=ENl,CLK=CLKTEMP,OUTLOW=LEDLOWTEMP,OUTHIGH=LEDHIGHTEMP);-名字关联方式u3:led_decoder PORT MAP(LEDLOWTEMP,LEDLOW);-低位数码管输出u4:led_decoder PORT MAP(LEDHIGHTEMP,LEDHIGH);-高位数码管输出END behv;LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY freq_div ISPORT(clkinput : IN STD_LOGIC;output : OUT STD_LOGIC);END freq_div;ARCHITECTURE rt OF freq_div ISSIGNAL count_signal : INTEGER RANGE 0 TO 25000000;signal mid1 : STD_LOGIC ;BEGINPROCESS (clkinput)BEGINIF (clkinputEVENT AND clkinput = 1) THENif count_signal=24999999 then -50MHz division to 1Hzcount_signal = 0;mid1= not mid1;elsecount_signal = count_signal + 1;end if;output seg seg seg seg seg seg seg seg seg seg seg=0000110;-Eend case;end process;end Behavioral;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 ISPORT( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT60;ARCHITECTURE behav OF CNT60 ISBEGIN PROCESS(CLK,CR,EN)BEGINif CR=1 thenOUTHIGH=0000;OUTLOW=0000;elsif EN =1then IF CLKEVENT AND CLK=1 THENIF OUTHIGH=1001 AND OUTLOW=1001 THENOUTHIGH=0000;OUTLOW=0000;ELSIF OUTLOW=1001 THENOUTHIGH=OUTHIGH+1;OUTLOW=0000;ELSE OUTLOW=OUTLOW+1;END IF;END IF;END IF;END PROCESS;END behav;2. 仿真结果以及说明. 分频器仿真结果：经过多次仿真，发现按照实验要求分频出1HZ的频率是无法仿真出需要的结果的，因为时钟脉冲太多，QuartusII显示不了。因此我在代码中修改了下，改成每25次高电平计数器加一，实现分频后为1MHZ的频率，仿真出上图的波形。仿真结果与分频后的频率一致。. 计数器仿真结果：计数器代码仿真波形如上图，实现了实验要求的功能，实现了100进制的自加计数器。当使能EN=1时，计数器开始自动增加；当CLR=1时，计数器清零；当各位计数到9的时候，十位自动增加1；当计数到99之后，计数器自动清零，开始重新的自加；仿真结果与计数器功能一致。3. 程序下载及运行情况说明四、实验总结