SDI音频解嵌IP模块设计及应用.doc

单片机原理及接口技术期中论文论文题目 SDI音频解嵌IP模块设计及应用 姓 名 学 号 学 院 电气工程学院 专业班级 1 引言22 数字音视频标准32.1 串行数字接口32.2 IIS总线协议42.3 数字音频嵌入原理53 音频解嵌 IP 模块设计83.1 IP模块总体架构83.2时序仿真验证114 IP 模块应用举例125 结语13参考文献14SDI音频解嵌IP模块设计及应用【摘 要】针对串行数字接口 (SDI), 提出了一种基于 FPGA 的音频数据 IP 模块解嵌方案。介绍了相关协议标准。重点介绍了音频解嵌 IP 模块的内核架构与设计过程，并给出了一个基于本 IP 模块的 SDI 音频解嵌系统应用实例。实践证明基于本 IP 模块的音频数据解嵌方案能有效地从 SDI 数据流中解嵌出音频数据， 实现音、视频同步；并且本IP 模块具有很强的通用性和可移植性，能提高设计效率，降低产品成本。关键词：现场可编程门阵列；串行数据接口；SDI IP；模块【Abstract】Specific to serial digital interface，this paper advanced a scheme of audio demultiplexing intellectualproperty module based on FPGA.。After explaining the related standard protocols， the kernel architecture of audiodemultiplexing IP module and design processing were introduced in detail. 。Finally，this paper gives an application ofaudio demultiplexing system based on IP module in serial digital interface。 It is shown through the experimental resultsthat the scheme of audio demultiplexing IP module could effectively demultiplex audio data from SDI data stream andachieve synchronization about audio and video. The IP module was provided with universality and portability ，whichcould improve design efficiency and cost reduction.。【Key words】: Field programmable gate Array； Audio demultiplexing； Serial digital interface ；Intellectual property module；1 引言串行数字接口（Serial Digital Interface ，SDI ）是目前演播室数字电视节目制作系统中应用最广泛的接口之一，它提供了大量的辅助数据区, 可用来嵌入音频数据以及其他有用信号。 在接收端可从 SDI 流中解嵌出音频数据和其他辅助数据 当前通常采用专用集成电路 （Application Specific IntegratedCircuit ，ASIC） 实现音频数据的解嵌，但 ASIC 设计方案成本较高，灵活性较差。笔者介绍了一种基于FPGA的SDI 音频数据解嵌IP 模块设计方案，该IP模块可将输入的SDI流中的音频数据分解出，并按照 IIS 总线格式输出音频数据。该方案成本较低，通用性强，只需对代码稍作修改即可满足不同的音频解嵌标准。2 数字音视频标准2.1 串行数字接口串行数字接口（SDI）是按照SMPTE，259M标准制定，SMPTE 259M中规定了 A，B，C，D 这 4 种标准，传输速率分别是 143 Mb/s ，177 Mb/s ，270 Mb/s，360 Mb/s，其中最常见的是标准 C，笔者主要讨论标准 C，它采用单根同轴电缆串行传送 4 ：2 ：2 未经压缩的数字分量信号，传输距离约为 300 m，并可在串行数据流中嵌入 4 至 8 路音频数据1。SDI接口的出现不仅大大简化了不同格式数据之间的转换，而且更加便于数字演播室中各设备之间的连接。同时，由于将音频数据嵌入视频流，并用一根电缆同时传输音视频信号， 这样就很好地解决了音视频信号的时延差，而且简化了周边设备。因此 SDI 接口标准得到了世界上数字视频设备生产厂商的广泛支持大多都将 SDI 作为标准数字视频接口，在其生产的视频设备上均有 SDI 接口。2.2 IIS总线协议本 IP 模块采用（IIS Inter-IC ，Sound）总线格式输出音频数据。IIS 总线是飞利浦公司制定的一种用于音频数据传输的总线标准。该总线专用于数字音视频设备之间的音频数据传输，广泛应用在各种多媒体系统中。IIS 总线拥有 3 条信号线进行数据传输：数据时钟线（SCLK），声道选择线（LRCK）和串行数据线（SDAT）其中，数据时钟即每位音频数据都与1 个 SCLK 脉冲相对应，SCLK 频率=2*采样频率*采样位数；声道选择信号用于切换左右声道，其频率等于采样频率；串行数据2。是采用二进制补码表示的音频数据。有时为了使系统间能更好地同步，还需要另外传输一个系统时钟信（MCLK）频率是采样频率的 256 或 384 倍。一个典型的 IIS 信号如图 1 所示。 图 1 IIS 总线时序关系IIS总线标准规定：最先传输高位数据，最高位数据在声道选择信号变化后的第 2 个数据时钟脉冲处开始传输，因此最高位拥有固定的位置而最低位的位置则是依赖于数据的有效位数。声道选择信号表明了正在被传输的声道，“ 0” 表示正在传输的是左声道的数据“ 1” 表示正在传输的是右声道的数据 。2.3 数字音频嵌入原理由电视原理可知，在水平和垂直消隐间隔期间扫描束进行回扫。在消隐间隔期间，数字信号并不携带有效视频数据。因此可插入大量辅助数据，辅助数据被分为行辅助数据（HANC） 和垂直辅助数据（VANC）于是可将数字音频数据按照一定格式打包，再将打包后的音频数据填入视频数据的辅助数据区，即实现了音视频数据流复合达到了音视频信号同步传输目的。SMPTE 272M 标准规定 辅助数据区可容纳最多 16 个通道的音频数据，足够满足当前绝大多数数字演播室的实际需要。通常将音频数据嵌入到行辅助数据区。辅助数据以数据包的形式传输，每个包都带有自身的包头标识。中国采用的 625/50 PAL 制 4： 2 ：2 数字分量标准中规定每行数据共有 1 728 个采样点字节，其中有效视频采样点总数为 1 440 Byte，数字消隐间隔中有 288 Byte。视频行格式如图2 所示。行消隐区的开头和结尾各有4 Byte 的时序参考信号（Timing Reference Signal ，TRS）分别为 EAV （End of Active Video）和 SAV（Start ofActive Video）。嵌入的音频数据放置在每行视频行消隐区的 EAV 和 SAV 之间 并且必须紧接着 EAV 放置。AES/EBU（Audio Engineering Society/EuropeanBroadcast Union）是一种专业数字音频接口标准，是目前广播领域数字音频的主流标准之一。AES/EBU 采用无压缩的数字音频格式，以单向串行码来传送 2 个声道的高质量数字音频数据（最高 24 bit 量化），还传送相关的控制信息 并有检测误码的能力 。源音频数据可由 AES/EBU 串行数据流形式提供，然后按照 SMPTE 272M 标准格式将 AES/EBU 音频数据重新打包，再将音频数据包插入到每行视频行消隐区的 EAV 和 SAV 之间，进而完成串行数据流多路复用，具体流程如图 3 所示。AES/EBU 信号格式中的音频帧结构如图 3 所示。一个 AES/EBU 帧包含 2 个 32 bit 的子帧， 192 个音频帧作为 1 个区块。每个子帧包含 4 bit 前置同步码、4 bit附加数据、有效位（V）、用户位（U）、声道状态位（C）和奇偶校验位（P），每个音频样值既可以是 20 bit，也可以（24 bit 将 4 bit 附加数据也作为样值），其中 4 bit 的同步码用来标识一个新样值的开始。同步码 表示新音Z频块的第 1 帧开始，同步码表示一个块的所有剩余X帧的开始，同步码 表示每个 B 子帧的开始。 SMPTE 272M 标准规定的音频数据流嵌入串行视频流的过程如图 3 所示。音频数据按照 AES/EBU 标准变换成串行数据流，从串行 AES/EBU 数据流中抽取子帧（1 通路 1），放弃子帧 1 中 4 bit 前置同步码 4 bit 、附加数据和 1 bit 奇偶校验位，将 20 bit 音频数据以及 V，U 和 C 位，共 23 bit， 映射成 3 个 10 bit 辅助数据字。同一个 AES/EBU 串行数据流的第 0 帧的子帧 2（ 通路 2）以相同的方式插入，第 2 个 AES/EBU 串行数据流的 04帧接续插入，以完成一个音频组（4 路音频）的插入。嵌入音频数据的辅助数据包的格式为：3 个 10 bit辅助数据标记 ADF 字，它们的值分别为 000 3FF3FF 标志辅助数据包的开始；可选数据标识（DID），字用来定义 4 组可能的音频通路；可选数据块号 DBN字 用来验证传输的完整性；数据计数（DC）字，用来指明用户数据字数；最多 255 个 10 bit 音频数据字以及校验和（CS）字。对于 24 bit 的工作模式，2 个 AES1 子帧的 4 bit辅助位组成了 1 个 8 bit 字，称为 AES1 信号的附（AUX）字。所有 AES 信号的 AUX 字组成了一个扩展数据包，扩展数据包必须紧跟与之相关的音频数据包插入辅助数据空间。另外还定义了一个音频控制包，以传送下列信息：音频帧数、抽样频率、有效声音通路数及每个音频通路相对视频的延迟时间等，音频控制包每场只传送一次，作为沿着第 11 行辅助数据空间出现的第 1 个包。这样就完成了将 AES/EBU 串行数据流嵌入到串行数字视频流中。3 音频解嵌 IP 模块设计3.1 IP模块总体架构本 IP 模块总体架构如图 4 所示。将经过均衡后的SDI 信号送入 IP 模块，在 IP 模块中首先经过串/并转换模块；将串行数据流变为 10 bit 并行数据流，并解出27 MHz 并行时钟信号；然后将 10 bit 并行数据流和27 MHz 时钟信号送入音频解嵌模块，完成音频数据的解码；最后将解嵌出的音频数据送入 IIS 总线输出模块 按照 IIS 总线格式输出 。在外部经过均衡处理的 SDI 数据流进入 IP 模块，首先由 IP 模块内的串/并转换子模块完成从加扰的NRZI（倒置非归零码）数据流里再生 270 MHz 时钟信号 再生的 270 MHz 时钟信号供给 NRZI 到 NRZ（非归零码）变换器和解扰器，同时也送到定时信号发生器，产生 27 MHz 并行时钟信号3。这样就得到了 10 bit 并行数据和 1 路 27 MHz 时钟信号， 完成了 SDI 信号的串/并转换 如图 5 所示。音频解嵌模块内核架构如图 6 所示。首先将串/并转换模块产生的 10 bit 并行数据流和 27 MHz 并行时钟信号，送入解嵌模块中的状态控制子模块同时输入到状，态控制子模块的还有一些控制信号。如复位信号、 LOCK信号、音频组和音频通道选择信号等。控制模块状态转换如图 7 a 所示。当复位信号到来时，所有寄存器清零内核恢复到初始状态，当串/并转换模块中的，PLL 完成对输入信号的锁定之后，LOCK 信号变为有效，表明有效的 SDI 数据流已经完成串/并变换 可进行音频解嵌处理。音频组和音频通道选择信号是外界输入的控制信号，可任意选择所需要的音频组和音频通道。在图 7 （a） 中，在数据锁定后进入空闲等待状态，待出现行消隐区起始标志字段 EAV 时，继续等待音频辅助数据包的起始标志 3 个 ADF，接下来会根据接收5的不同数据包进入不同的状态处理 由接收到的DIDByte 分别跳转至不同的子状态模块 音频数据包（ADP）扩展数据包（EDP）和音频控制包（ACP）处理模块的状态转换图十分类似，都是分别对 DID，DBN，DC， 用户数据字与校验和字节依次处理 如图 7（ b ）所示。对于音频控制包，状态控制模块从包中提取出音频采样率编码，并将采样率送至 PLL 模块或外部专用时钟芯片，对于音频数据包和扩展数据包 状态控制模块分别从包中抽取出 AES/EBU 音频的 20 bit 音频采样数据 U，V，C 3 个控制位和 4 bit 辅助数据，并依据其所属的音频通道，分别送给 4 个位宽为 32 bit，长度为512 Byte 以上的 FIFO。4 个位宽为 32 bit，长度为 512 Byte 以上的 FIFO主要是为了解决数据跨时钟问题。状态控制模块输出的音频数据是按照 27 MHz 并行时钟进入 FIFO，而 IIS总线模块输出音频数据时钟为 3.072 MHz，输入的数据速率高于输出的数据速率，此时必须用 FIFO 来缓存数据，平衡数据速率。在 IIS 总线模块中，系统时钟信号可由 SDI 串/并转换模块生成的并行时钟分频产生也可由外接的专用时钟芯片产生，通过对系统时钟进行 4 分频和 256 分频，分别产生数据时钟和声道选择时钟，于是可将 FIFO 输出的 3.072 Mb/s 音频数据按照IIS 总线格式输出。本 IP 模块输出的 IIS 格式数据信号。中 数据时钟为 3.072 MHz 采样频率为 48 kHz 系统时钟为 24.576 MHz。3.2时序仿真验证本 IP 模块在 Altera 公司的 EP1C6 型 FPGA 上通过了分析综合和仿真，该模块能够正确实现音频解嵌功能，其中 Logic Elements 的使用率为 25%左右，Memory bits 使用率为 30%左右，音频解嵌模块时序仿真波形如图 8 所示。从仿真波形中可看出，在复位信号 nReset 由低变，为高之后，数据锁定信号 IsLock 也变为有效，其中音频通道（AudioChannel）和音频组（AudioGroup）都设为00。从串/并变换模块输出的 27 MHz 并行时钟信号和10bit并行数据流作为输入信号给解嵌模块，在 10 bit并行数据流中辅助数据空间嵌入的音频数据为 2F9 18023F 1CB 297 23A 由FPGA内部生成的24.576 MHz时钟信号经过 2，4，256 分频后分别得到 12.288 MHz系统时钟信号 （MClk） 3.072 MHz 数据时钟（SClk）和48 kHz 左右声道选择时钟（LRClk）该音频解嵌模块在舍弃 EAV，辅助数据包头，校验和字节和 SAV 后 将嵌入的音频数据解出，并按照 IIS 总线格式输出 满足设计要求。4 IP 模块应用举例本 IP 模块可在多种 FPGA 器件上验证和实现。笔者设计了一个基于本 IP 模块的 SDI 音频解嵌系统（图9 ），FPGA 芯片采用 Altera 公司 Cyclone 系列的 EP1C6EP1C6， 内部有 2个 PLL，可满足 SDI 信号的输入锁相与6音频解码要求。经过同轴电缆传输来的 SDI 信号受到不同程度衰减，需要通过均衡芯片对 SDI 信号进行均衡处理。本设计采用国家半 导体公司的 LMH0034 均 衡 芯 片，LMH0034是一款支持从 143Mb/s标清信号到 1.485Gb/s高清 SDI 信号的高速率、低功耗、具有自适应电缆长度的均衡芯片。经过均衡后的 SDI数据流由单端信号变为差分信号，具有更强的抗干扰能力。差分 SDI 信号送入FPGA，由 IP 模块完成音频解嵌功能，此处采用外接时钟芯片为 FPGA 提供 IP 模块所需的 IIS 总线系统时钟信号。IP模块解嵌出满足 IIS总线格式的音频数据送入音频数模转换芯片 CS4391，Cirrus Logic 公司的 CS4391芯片能接收 IIS格式的音频数据，输出含左右声道的模拟音频信号。最后将模拟音频信号送入功放模块，完成功率放大和驱动增加后输出立体声。5 结语随着数字电视的发展，视频、音频标准不断更新，如果采用 ASIC 方案不仅要重新购买新型芯片而且还需重新制板，这样大大增加了产品成本和延迟产品推出的时间，制约了产品的市场优势。本 IP 模块通过软件仿真和实际应用证明，能很好地实现音频解嵌功能，并完全满足音、视频同步要求，已经成功应用于地铁列车的车载音视频系统中，也可移植于众多广播级 SDI音视频系统内，其具有很强的通用性和可移植性。同时基于 IP 模块的设计也是未来系统级设计的主流方向之一，可避