DDR系列基础知识讲解11上课讲义.ppt

DDR系列基础知识讲解 目录 DDR的种类DDR的发展名词解析DDR特性分析图形解析DDR性能比较DDR3基础知识讲解DDR未来展望 2011 7 18 DDR的种类 DDRSDRAM DoubleDataRateSynchronousDynamicRandomAccessMemory 双倍数据率同步动态随机存取存储器 DDR2SDRAM Double Data RateTwoSynchronousDynamicRandomAccessMemory 第二代双倍数据率同步动态随机存取存储器 DDR3SDRAM Double Data RateThreeSynchronousDynamicRandomAccessMemory 第三代双倍数据率同步动态随机存取存储器 DDR4SDRAM Double Data RateFourthSynchronousDynamicRandomAccessMemory 第四代双倍数据率同步动态随机存取存储器 2011 7 18 DDR的发展 DDR的发展 SDRAM DDR的发展 DDR DDR的发展 DDR2 DDR的发展 DDR3 DDR的发展 DDR4 DDR的发展 DDRSDRAM可在一个时钟周期内传送两次数据 DDR的发展 内存核心频率与数据传输率的比较 DDR的发展 DDR数据传输速度为系统钟频率的两倍 能在选通脉冲的上升沿和下降沿传输数据DDR芯片和模块 DDR的发展 DDR2的数据传输速度为系统时钟频率的四倍DDR2芯片和模块 DDR的发展 DDR3的数据传输速度为系统时钟频率的8倍DDR3芯片和模块 DDR的发展 Samsung DDR数据传输速率与供电电压的走势 DDR的发展 Samsung DDR的带宽与数据传输率上升轨迹 名词解析 RAS RowAddressStrobe 行地址选通脉冲 CAS ColumnAddressStrobe 列地址选通脉冲 tRCD RAStoCASDelay RAS至CAS延迟 CL CASLatency CAS潜伏期 又称读取潜伏期 从CAS与读取命令发出到第一笔数据输出的时间段 RL ReadLatency 读取潜伏期 tAC AccessTimefromCLK 时钟触发后的访问时间 从数据I O总线上有数据输出之前的一个时钟上升沿开始到数据传到I O总线上止的这段时间 2011 7 18 名词解析 tWR WriteRecoveryTime 写回 保证数据的可靠写入而留出足够的写入 校正时间 被用来表明对同一个bank的最后有效操作到预充电命令之间的时间量 BL BurstLengths 突发长度 突发是指在同一行中相邻的存储单元连续进行数据传输的方式 连续传输所涉及到存储单元 列 的数量就是突发长度 SDRAM 在DDRSDRAM中指连续传输的周期数 Precharge L Bank关闭现有工作行 准备打开新行的操作 tRP Prechargecommandperiod 预充电有效周期 在发出预充电命令之后 要经过一段时间才能允许发送RAS行有效命令打开新的工作行 名词解析 AL AdditiveLatency 附加潜伏期 DDR2 WL WriteLatency 写入命令发出到第一笔数据输入的潜伏期 tRAS ActivetoPrechargeCommand 行有效至预充电命令间隔周期 tDQSS WRITECommandtothefirstcorrespondingrisingedgeofDQS DQS相对于写入命令的延迟时间 名词解析 逻辑BankSDRAM的内部是一个存储阵列 要想准确地找到所需的存储单元就先指定一个 row 再指定一个列 Column 这就是内存芯片寻址的基本原理 L Bank存储阵列示意图 名词解析 芯片位宽SDRAM内存芯片一次传输率的数据量就是芯片位宽 那么这个存储单元的容量就是芯片的位宽 也是L Bank的位宽 存储单元数量 行数 列数 得到一个L Bank的存储单元数量 L Bank的数量也可用M W的方式表示芯片的容量 M是该芯片中存储单元的总数 单位是兆 英文简写M 精确值是1048576 W代表每个存储单元的容量 也就是SDRAM芯片的位宽 单位是bit DDRSDRAM内部存储单元容量是芯片位宽 芯片I O口位宽 的一倍 DDR2SDRAM内部存储单元容量是芯片位宽的四倍 DDR3SDRAM内部存储单元容量是芯片位宽的八倍 DDR4SDRAM内部存储单元容量是芯片位宽的八倍 特性分析 存储原理存储原理示意图 行选与列选信号将使存储电容与外界间的传输电路导通 从而可进行放电 读取 与充电 写入 另外 图中刷新放大器的设计并不固定 目前这一功能被并入读出放大器 SenseAmplifier 简称S AMP 特性分析 DDR延迟锁定回路 DLL 的任务是根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步 DLL有时钟频率测量法 CFM ClockFrequencyMeasurement 和时钟比较法 CC ClockComparator CFM是测量外部时钟的频率周期 然后以此周期为延迟值控制内部时钟 这样内外时钟正好就相差一个时钟周期 从而实现同步 DLL就这样反复测量反复控制延迟值 使内部时钟与外部时钟保持同步 CFM式DLL工作示意图 特性分析 DDRCC的方法则是比较内外部时钟的长短 如果内部时钟周期短了 就将所少的延迟加到下一个内部时钟周期 然后再与外部时钟做比较 若是内部时钟周期长了 就将多出的延迟从下一个内部时钟刨除 如此往复 最终使内外时钟同步 CC式DLL工作示意图 特性分析 CFM与CC各有优缺点 CFM的校正速度快 仅用两个时钟周期 但容易受到噪音干扰 如果测量失误 则内部的延迟就永远错下去 CC的优点则是更稳定可靠 如果比较失败 延迟受影响的只是一个数据 不会涉及到后面的延迟修正 但它的修正时间要比CFM长 特性分析 CK 起到触发时钟校准的作用 由于数据是在CK的上下沿触发 造成传输周期缩短了一半 因此必须要保证传输周期的稳定以确保数据的正确传输 这就要求CK的上下沿间距要有精确的控制 但因为温度 电阻性能的改变等原因 CK上下沿间距可能发生变化 此时预期相反的CK 就起到纠正的作用 CK上升快下降慢 CK 则是上升慢下降快 特性分析 在写入时 以DQS的高 低电平期中部为数据周期分割点 而不是上 下沿 但数据的接收触发仍为DQS的上 下沿 DQS是双向信号 读内存时 由内存产生DQS的沿和数据的沿对齐 写入内存时 由外部产生 DQS的中间对应数据的沿 即此时DQS的沿对应数据最稳定的中间时刻 图形解析 SDRAMSDRAM在开机时的初始化过程 图形解析 SDRAM行有效时序图 图形解析 SDRAM读写操作示意图 读取命令与列地址一块发出 当WE 为低电平是即为写命令 图形解析 SDRAM非突发连续读取模式 不采用突发传输而是依次单独寻址 此时可等效于BL 1 虽然可以让数据是连续的传输 但每次都要发送列地址与命令信息 控制资源占用极大 图形解析 SDRAM突发连续读取模式 只要指定起始列地址与突发长度 寻址与数据的读取自动进行 而只要控制好两段突发读取命令的间隔周期 与BL相同 即可做到连续的突发传输 图形解析 SDRAM读取时预充电时序图 图中设定 CL 2 BL 4 tRP 2 自动预充电时的开始时间与此图一样 只是没有了单独的预充电命令 并在发出读取命令时 A10地址线要设为高电平 允许自动预充电 可见控制好预充电启动时间很重要 它可以在读取操作结束后立刻进入新行的寻址 保证运行效率 图形解析 SDRAM读取时数据掩码操作 DQM在两个周期后生效 突发周期的第二笔数据被取消 图形解析 SDRAM写入时数据掩码操作 DQM立即生效 突发周期的第二笔数据被取消 性能比较 DDR2与DDR的区别1 速率与预取量DDR2的实际工作频率是DDR的两倍 DDR2内存拥有两倍于标准DDR内存的4bit预期能力 2 封装与电压DDR封装为TSOPII DDR2封装为FBGA DDR的标准电压为2 5V DDR2的标准电压为1 8V 3 bitpre fetchDDR为2bitpre fetch DDR2为4bitpre fetch 4 新技术的引进DDR2引入了OCD ODT和POST 1 ODT ODT是内建核心的终结电阻 它的功能是让DQS RDQS DQ和DM信号在终结电阻处消耗完 防止这些信号在电路上形成反射 性能比较 DDR2与DDR的区别 2 PostCAS 它是为了提高DDR2内存的利用效率而设定的 在没有前置CAS功能时 对其他L Bank的寻址操作可能会因当前行的CAS命令占用地址线而延后 并使数据I O总线出现空闲 当使用前置CAS后 消除了命令冲突并使数据I O总线的利率提高 性能比较 DDR2与DDR的区别 3 OCD Off ChipDriver 离线驱动调整 DDR2通过OCD可以提高信号的完整性OCD的作用在于调整DQS与DQ之间的同步 以确保信号的完整与可靠性 OCD的主要用意在于调整I O接口端的电压 来补偿上拉与下拉电阻值 目的是让DQS与DQ数据信号间的偏差降低到最小 调校期间 分别测试DQS高电平和DQ高电平 与DQS低电平和DQ高电平时的同步情况 如果不满足要求 则通过设定突发长度的地址线来传送上拉 下拉电阻等级 直到测试合格才退出OCD操作 性能比较 DDR3与DDR2的区别DDR2为1 8V DDR3为1 5V DDR3采用CSP和FBGA封装 8bit芯片采用78球FBGA封装 16bit芯片采用96球FBGA封装 而DDR2则有60 68 84球FBGA封装三种规格 逻辑Bank数量 DDR2有4Bank和8Bank 而DDR3的起始Bank8个 突发长度 由于DDR3的预期为8bit 所以突发传输周期 BL BurstLength 也固定位8 而对于DDR2和早期的DDR架构的系统 BL 4也是常用的 DDR3为此增加了一个4 bitBurstChop 突发突变 模式 即由一个BL 4的读取操作加上一个BL 4的写入操作来合成一个BL 8的数据突发传输 届时可通过A112位地址线来控制这一突发模式 寻址时序 Timing DDR2的AL为0 4 DDR3为0 CL 1和CL 2 另外DDR3还增加了一个时序参数 写入延迟 CWD bitpre fetchDDR2为4bitpre fetch DDR3为8bitpre fetch 性能比较 DDR3与DDR2的区别新增功能 ZQ是一个新增的引脚 在这个引脚上接有240欧姆的低公差参考电阻 新增裸露SRT Self ReflashTemperature 可编程化温度控制存储器时钟频率功能 新增PASR PartialArraySelf Refresh 局部Bank刷新的功能 可以说针对整个存储器Bank做更有效的数据读写以达到省电功效 DDR3的参考电压分成两个 即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ 这将有效低提高系统数据总线的信噪等级 点对点连接 point to point p2p 这是为了提高系统性能而进行的重要改动 性能比较 DDR4与DDR3的区别DDR3DRAM与DDR4DRAM的主要标准 性能比较 DDR4与DDR3的区别DDR3DRAM向DDR4SDRAM的移行日程 DDR3基础知识讲解 DDR3基础知识讲解 BurstLength为固定的BC4和BL8 它们在 onthefly 能够和读命令或者写命令通过A12 BC引脚进行选择 DDR3基础知识讲解 RL为总的读取潜伏期 其被定义为AdditiveLatency AL CASLatency CL CASLatency为读取潜伏 为内部读命令和第一个bit有效数据输出之间的时钟周期 DDR3基础知识讲解 AdditiveLatency为附加潜伏期 它的作用为使命令和数据总线更有效 即允许读或者写命令紧跟有效命令 DDR3基础知识讲解 CASWriteLatency CWL 列写潜伏期 被定义为内部写命令和第一个bit有效数据输入之间的时钟周期延时 DDR3SDRAM不支持半周期潜伏 总的写潜伏为WriteLatency WL AdditiveLatency AL CAS tDQSCK是差分时钟的交叉点到数据选通脉冲的交叉点的时间 tQSH是DQS的差分输出高电平时间 tQSL是DQS的差分输出低电平时间 tDQSQ是最近数据选通脉冲到数据有效的时间 tQH是数据选通脉冲到最早的无效数据无法正确判断数据是否为1的时间 DDR3基础知识讲解 读时序定义 DDR3基础知识讲解 读时序 ODT On Termination 提供打开和关闭终结电阻的功能 该功能只为DQ DQS DQS和DM管脚开放 DDR3基础知识讲解 DDR3基础知识讲解 地址 命令建立时间 保持时间和降额tis totalsetuptime tis base tistih totalsetuptime tih base tih DDR3基础知