CMOS乘法器版图设计与仿真——第5章-第7章.doc

西南交通大学本科毕业设计(论文) 第38页第5章 基于层次化设计的8位并行乘法器的设计此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。下面，将由低层到顶层开始说明：5.1 输入模块的设计原理图设计如下：x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出图5-1 输入模块的原理图设计使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-2 输入模块的版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-3 输入模块的LVS结果由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。5.2 两位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-4 两位乘法器模块原理图使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-5 两位乘法器模块版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-6 两位乘法器模块的LVS结果由LVS结果可知，所设计的版图和原理图相匹配。此设计中，共使用了192个晶体管，N、PMOS各占一半。5.3 四位乘法器模块的设计原理图设计如下：图5-7 四位乘法器模块原理图设计使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-8 四位乘法器模块版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版图和原理图相匹配。可以看出，设计中共使用了768个晶体管。图5-9 四位乘法器模块LVS结果5.4 进位运算模块的设计原理图设计：图5-10 进位运算模块的原理图设计图5-10中的MUX为2选1多路选择器，choose信号控制选择输出为高或者为X7和Y7，最终的进位运算结果也通过choose选通，choose为高时做无符号运算，为低时做有符号运算。5.5 八位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：其中的大框为四位乘法器模块，小框为加法器设计方案二图5-11 八位并行乘法器的原理图设计将原理图封装生成symbol图：其中p14.0位中间积输入，c7.0为中间进位输入图5-12 基于层次化设计的八位并行乘法器symbol图使用Verilog-XL对其进行功能仿真可得如下波形：图5-13 基于层次化设计的八位并行乘法器部分功能仿真图表5-1 基于层次化设计的八位并行乘法器部分仿真结果X7.0(H)0AY7.0(H)060708090A0B0C0DZ7.0(H)003C00460050005A0064006E00780082Z7.0(D)607080901001101201305.6 带进位运算的八位并行乘法器的设计 使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-14 带进位运算的八位并行乘法器原理图 当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：, 无符号运算：。此2种运算由图5-16显示。将原理图生成symbol，建立测试原理图如下：图5-15 测试原理图使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图5-16 带进位运算的八位并行乘法器仿真波形图使用Virtuoso Layout Editor工具生成版图：图5-17 带进位运算的八位并行乘法器的版图设计使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图5-18 带进位运算的8位并行乘法器的LVS结果由LVS结果可以看出，所设计的版图和原理图相匹配。而且在设计中，一共使用了3462个晶体管。占用的芯片面积为：。第6章 八位并行乘法器的设计的优化在5.6节中可以看到，所设计的层次化乘法器只采用了全加器（CSA、设计方案二）作为基本器件，而且由可重复调用的单元构成，有很多冗余的输入，占用了很多芯片面积，拖慢了运算速度，因此，对5.6中的设计进行优化，采用了半加器，CSA和加法器设计方案二的组合，得到如下原理图：图6-1 优化后的8位并行乘法器模块当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：, 无符号运算：。此2种运算由图6-5显示。将原理图生成symbol：图6-2 优化后的8位并行乘法器的symbol图使用Verilog-XL对其进行功能仿真，波形如下：图6-3 优化后的8位并行乘法器部分功能仿真图建立测试原理图如下：图6-4 优化后的8位并行乘法器测试原理图使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图6-5 优化后的8位并行乘法器仿真波形图使用Virtuoso Layout Editor工具生成版图：图6-6 优化后的八位并行乘法器版图使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图6-7 优化后的八位并行乘法器的LVS结果可以看出，所设计的版图和原理图相匹配。设计中共使用了2562个晶体管，占用的芯片面积为。第7章 设计比较在这一章节中，将对比所设计的4位串行和并行乘法器，以及对比优化前的8位并行乘法器的后端仿真（版图仿真），并对它们的面积和延时进行分析。7.1 四位串行乘法器和四位并行乘法器的比较在前一章中给出了所设计的4位串行乘法器和4位并行乘法器的版图，在这一节中，将对这两个的延时和面积进行分析比较。为了容易比较2个设计，使用Cadence中的schematic composer工具生成如下测试图：4bit为串行乘法器，下面一个四位并行乘法器图7-1 四位串行和并行乘法器的比较测试原理图通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=1111，Y=1111）。使用Cadence中的spectre仿真工具进行仿真，得到如下波形：zb为并行乘法器输出，zm位串行乘法器的输出图7-2 四位串行乘法器和四位并行乘法器的比较波形在此，采集图中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps，上升到2.5V的时间）-0.025ps（输入上升到2.5V的时间）表7-1 两个四位乘法器的延时比较单位（ps）翻转时间（并行）延时（并行）翻转时间（串行）延时（串行）Zm712701245Zc718201795Zm623502325Zc624802455Zm525802555Zc534703445Zm4XXZc4XXZm3XXZc3XXZm2XXZc2XXZm1XXZc1XXZm0220195Zc0220195 图中X代表此输出此时为低，暂不比较由表7.1可以看出，在输入X=1111和Y=1111时，四位并行乘法器的高位输出都比串行的快，zm0和zc0都为一级与门延时，所以是相同的，可以说，四位并行乘法器的速度比四位串行乘法器快。面积方面，由第三章可以知道，所设计的四位串行乘法器的面积为：，四位并行乘法器的面积为：。晶体管使用数量上看（见第三章四位串行乘法器和四位并行乘法器的LVS结果图），四位串行乘法器共使用了486晶体管，而并行乘法器共使用了456个晶体管。综上所述，可以得出结论，四位并行乘法器的性能比四位串行乘法器的性能高。7.2 优化前后的八位并行乘法器的比较在这一小节中，将对前一章节所设计的八位并行乘法器优化前和优化后的性能进行比较。使用Cadence中的schematic composer工具进行原理图工具设计测试原理图如下：图7-3 优化前后的八位并行乘法器比较通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=11111111，Y=11111111）。使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图7-4 两个八位并行乘法器的输出比较在此，采集图7-4中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps，上升到2.5V的时间）-0.025ps（输入上升到2.5V的时间）由波形图中的数据可以得到：做无符号位运算时（choose=1）表7-2 无符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm1524402415Z1536403615Zm1429502925Z1431003075Zm1330303005Z1334003375Zm1230202995Z1236203595Zm1130903065Z1136403615Zm1044104380Z1045704545Zm947304705Z957605735Zm8XXZ8XXZm7XXZ7XXZm6XXZ6XXZm5XXZ5XXZm4XXZ4XXZm3XXZ3XXZm2XXZ2XXZm1XXZ1XXZm0224199Z010501025 做有符号位运算时（choose=1）：输入延时为4010ps表7-3 有符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm15XXZ15XXZm14XXZ14XXZm134300290Z134300290Zm124320310Z124330320Zm114330320Z114330320Zm104330320Z104430420Zm94320310Z94520510Zm84450440Z84540530Zm7XXZ7XXZm6XXZ6XXZm5XXZ5XXZm4XXZ4XXZm3XXZ3XXZm2XXZ2XXZm1XXZ1XXZm0402010Z0410090由表7-2可以看出，修正后的乘法器运算速度比修正前快，二者输出稳定时，修正后的乘法器比修正前快了（在此仿真中，zm9和z9输出是最慢的，因此它们的延时时间决定了乘法器的运算速度）。由表7-3可以看出，做符号位运算时，由于最高位被补零，参与运算的位数减少，运算的速度得到了提高，而符号位的延时则是选择器加上一级异或门的延时，同样，二者输出的稳定时，相间隔的时间为,修正后的并行乘法器的速度仍然比未修正的快。根据上一章节中的LVS结果（图6.6-7和图5.6-5），可以得到二者的晶体管使用数目：修正后使用了2562个，而未修正前使用了3462个晶体管，器件资源得到了很大的节约。再来比较二者的面积和利用率，可以看出优化后的并行乘法器占用了，而优化前的乘法器占用的面积为：，芯片的面积资源也得到了节约。总 结通过比较4位串行和4位并行乘法器，可以知道，并行乘法器的运算速度要比串行乘法器快，并且占用的面积相对要少一些，在一些对延时要求不是太严格的集成电路中，并行乘法器是一种不错的选择。但是作为阵列乘法器，并行乘法器和串行乘法器都有不可避免的缺点，和其他几种算法结构相比较（wallace树型乘法器，booth乘法器，booth-wallace乘法器），串行和并行乘法器只是具有版图结构规整，易于设计的优点，但是在延时方面满足不了现在越发展越快的超大规模集成电路，而且相比较之下两者占用的芯片面积比其他几种算法大很多。在这次设计中，由于时间安排上的问题我没能设计出其他3种结构的乘法器，这是很大的一个缺憾，但是我在这次设计中学到的东西却也是非常多的，IC设计，从前端设计到后端设计的整个流程大致粗略的走过了一遍，这一经验对我今后的工作和学习将会有很大的帮助。通过比较优化和非优化的8位并行乘法器，我了解到了电路的优化在电路设计中的重要性，只有通过优化才能是所设计的电路不断的向设计目标逼近，而且在优化过程过必须尽量的考虑近可能多的方面，从各个角度着手，从而达到最大幅度的电路优化，提高设计电路的性能。致 谢到此本科毕业设计已经完成，在整个过程当中，我受到了很多人的帮助和支持，我想向他们表示衷心的感谢。首先，我要感谢我的导师白天蕊教授。白天蕊教授学识渊博，治学严谨，我不仅从她的身上学到了很多珍贵的学术知识，更从白老师待学生循循善诱、关心爱护学生等方面，学到了一些为人处世的道理，她是我今后在学习和生活中效仿的对象。在此献上我对白老师最诚挚的谢意。其次，我要感谢我的母校，西南交通大学。感谢西南交通大学四年来对我的培养和教育，四年来我在交大浓厚的学习氛围中不断的充实自己，在交大活跃创新的环境里不断的自我更新，在此对母校致以衷心的感谢和真切的祝福。再其次，我要感谢指导我的研究生师兄们，他们对我一次次不厌其烦的指导，一次次推心置腹的交流，让我学到了很多有用的知识。在此对他们表示真诚的谢意和祝福。然后，我要感谢我的父母。感谢他们在千里之外对我的关怀，感谢他们在人生道路上对我的正确引导和鼓励。在此献上我的谢意和祝福。最后，我还要再次感谢所有关心、支持我的人。再向他们真诚的道一声谢：谢谢！参考文献1. C. Efstathiou & H. T. Verg Modified Booth 1s Complement and Modulo 2-1 Multipliers.2. K. Hwang. Computer Arithmetic :Principles, Architecture and Design, John Whiley and Soms Publishers, 19793. 吴金 ，应征. 高速浮点乘法器设计, 电路与系统学报，2005年12月第10卷，第六期， 4. 卢君明，林争辉. 一种新型的晶体管级改进Booth编码单元电路 J ，微电子学，2002，23(3)：2l2-2l45. 胡皓， 赵文亮， 罗熙. 32位快速乘法器设计. 电子测量技术，2006年10月，第29卷，第5期6. Booth A DA signed binary muhiplieation technique jQuarterly Journal of Mec