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文档简介

实验一 一位全加器的设计一实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验硬件平台的使用；3.掌握利用层次结构描述法设计电路。二实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；从输出的波形图来验证半加器正确性，然后在顶层调用半加器模块组成全加器电路；。从全加器的波形图来验证全加器正确性。3 实验步骤1. 在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为*（查看硬件平台）；2. 新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co; wire s,co; assign co=a & b; assign s=a b;Endmodule3. 保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示仿真前的波形：仿真后的波形：4.选择菜单FileCreate/UpdateCreate Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下6.对设计进行全编译，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示4 思考题1. 为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？答：不能，因为在程序中，module half_adder(a,b,s,co)已经给程序定义了一个名字叫half_adder，VHDL语言中，要求程序名与实体名一致，因此保存的文件名必须和程序名一致，否则在编译程序的时候就会出现错误。2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真就是将综合后的VHDL网表文件再送到VHDL仿真器中所进行仿真。这时的仿真仅对VHDL描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件特性，如延时特性。时序仿真就是将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真。该仿真已将器件特性考虑进去了，因此可以得到精确的时序仿真结果。总而言之，功能仿真不需要综合，所以也不需要延时，时序仿真要走完整个电路要计算各个模块的时延，所以要延时。3. 采用层次结构法描述电路有什么样的优点？答：可以大大降低设计成本，缩短设计周期；极大地简化设计文档的管理；提高大规模系统电子设计的自动化程度；设计者拥有完全的自主权，再无受制于人之虞；良好的可移植与可测试性，为系
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