Allegro常见问题点.docx

Q: Allegro中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了A:16.2版本的可以这样做：file-export-parameters,选中颜色就行了，其它的参数一样可以保存。Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线A: ROUTE -GLOSS-PARAMETERS-CONVERT CORNET TO ARC一、群组布线;群组布线包括总线布线和一次布多外Trance.1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中， 不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”Cadence CIS即 原理图中， 放大缩小缩小的快捷键 按住CTRL键+鼠标中间滚轮）5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围 Class: manufacture Subclass: photoplot outline6. 光绘设置详解/bbs/viewthread.php?tid=28&page=1ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用. 2.dimension datum ：对于较复杂的板子可以采用。 先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。Manufacture-dimension/draft -dimension linear / dimension datum2.表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。产生这种原因的解决办法：一。一个一个修改Boundary 二。直接操作：在 Add Shape 后，shape -parameters 里，Create pin Voids 选中 IN line 3. 倒角 Manufacture-dimension/draftFillet 圆角Manufacture-dimension/draftChamfer 斜角 以上操作只对LINE 画的外框有效，而对Shape 无效。4. 实时显示走线的长度Setupuser Preferences ETC栏中勾选 ALLEGRO etch length on5. LAYOUT 中，使用AUTO Rename具体操作： 首先将不需要Rename 的元件 FIXED 然后选择：logic -auto rename Refdes-rename .6. Display SETUP-user preference-7. ALLEGRO中如何查找元件：、用Display -element 或都-Display-Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。8.重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：Shapecompose shape .FIND标签中过虑器选择好。点选外框线。 最后选择DONE 可以完成操作。9. 文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference 中。DISPLAY 中的nolinewidth 被勾选上。只需去掉勾选即可。10ORCAD，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.Allegro设计PCB经验1、 做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?答：放焊盘时，应该选择 Mechanical 2、 在allegro中,如何加泪滴？ 答：1.要先打开所有的走线层，执行命令route-gloss-parameters.,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。2.route-gloss- add fillet注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：arrow - 3point head length：1.0 head width：0.3（2）尺寸标注文本设置为：Text block: 34、 问：Allegro层的切换用什么快捷键呀?用 - + 号切换!5、 如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry - silkscreen_top 的线 COPY 到 Package Geometry - Assembly_top ?选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。6、 Display_Top层、Assemble_Top层 和 Silkscreen_Top层 有什么区别？7、 做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。 然后点击 Replace 。8、 差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?9、 盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。10、能否只关闭覆铜而保留走线（etch）？可以！点SETUP 菜单 下的 Uers Preference(参数设置) 选项，选择右边 SHAPE选项 把 no_shape_filt 勾上。11、做元件怎么改放好的焊盘编号?打开Pin_Number层，用Edit-Text来修改。12、怎样在allegro里把PCB板整个旋转90度呢？ 选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的） 右击选中Temp Group 选中整个板子（也可选择你需要的一部分或几部分） 右击选中Complete 点击一点作为User Pick 右击选中Rotate 就可以旋转了13、在Allegro中,如何设置不同网络有不同的颜色?hilight-在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。14、对整修原理图重新编号Tools Annotate 15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?点选菜单View下面的Next part就可以了！在新建库下面有个package type选项. homogeneous:同类的. heterogeneous:不同类的,异类的. 若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?17、在allegro中,如何锁定元器件?点击选择要锁定的元器件。18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?只要这两个都不打勾，本来显示了飞线， 然后，移动时是可以显示飞线的19、装配层assembly与丝印层silkscreen都要放置元件序号吗？IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”“Labels”“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。 问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.答: 可以只显示轮廓吧 setup-user- pre.SHApe- display_fill勾选 no shape_fill这样铺铜只显示轮廓ALLEGRO 拼板可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。把一块pcb与另一块pcb合并的方法（net 还在）1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件ALLEGRO使用（V16.2）-DRC错误代码对照代码相关对象说明单一字符代码LLine走线PPin元件脚VVia贯穿孔KKeep in/out允许区域/禁止区域CComponent元件层级EElectrical Constraint 电气约束JT-Junction呈现T形的走线IIsland Form被Pin或Via围成的负片孤铜错误代码前置码说明WWire 与走线相关的错误DDesign与整个电路板相关的错误MSoldemask与防焊层相关的错误错误代码后置码说明SShape/Stub与走线层的Shape或分支相关的错误NNotAllowed与不允许的设置相关的错误WWidth与宽度相关的错误双字符错误代码BBBondpad to BondpadBondpad之间的错误BLBondpad to Line Bondpad与Line之间的错误BSBondpad to Shape Bondpad与Shape 之间的错误CCPackage to PackagePackage之间的 Spacing 错误Symbol Soldermask to SymbolSoldermask零件防焊层之间的Spacing 错误DFDifferential Pair Length Tolerance差分对走线的长度误差过长Differential Pair Primary Max Separation差分对走线的主要距离太大Differential Pair Secondary Max Separation差分对走线的次要距离太大Differential Pair Secondary Max Length差分对走线的次要距离长度过长DIDesign Constraint Negative Plane Island负片孤铜的错误 EDPropagation-Delay走线的长度错误Relative-Propagation-Delay走线的等长错误ELMax Exposed Length走线在外层（TOP&BOTTOM）的长度过长EPMax Net Parallelism Length-Distance Pair已超过Net之间的平行长度ESMax Stub Length走线的分支过长ETElectrical Topology走线连接方式的错误EVMax Via Count已超过走线使用的VIA的最大数目EXMax Crosstalk已超过Crosstalk值Max Peak Crosstalk已超过Peak Crosstalk值HHHold to Hold Spacing钻孔之间的距离太近HWDiagonal Wire to Hold Spacing斜线与钻孔之间的距离太近Hold to Orthogonal Wire Spacing 钻孔与垂直/水平线之间的距离太近IMImpedance Constraint走线的阻抗值错误JNT Junction Not Allowed走线呈T形的错误KBRoute Keepin to BondpadBondpad在Keepin之外Route keepoutto Bondpad Bondpad在keepout之内Via KeepouttoBondpadBondpad在Via Keepout之内KCPackage to Place Keepin Spacing 元件在Place Keepin之外Package to Place Keepout Spacing元件在Place Keepout之内KLLine to Route Keepin Spacing走线在Route Keepin之外Line to Route Keepout Spacing走线在Route Keepout之内KSShape to Route Keepin SpacingShape在Route Keepin之外Shape to Route Keepout SpacingShape在Route Keepout之内KVBBVia to Route Keepin SpacingBBVia在Route Keepin之外BBVia to Route Keepout SpacingBBVia在Route Keepout之内BBVia to Via Keepout SpacingBBVia在Via Keepout之内Test Via to Route Keepin SpacingTest Via在Route Keepin之外Test Via to Route Keepout SpacingTest Via在Route Keepout之内Test Via to Via Keepout SpacingTest Via在Via Keepout之内Through Via to Route Keepin SpacingThrough Via在Route Keepin之外Through Via to Route Keepout SpacingThrough Via在Route Keepout之内Through Via to Via Keepout SpacingThrough Via在Via Keepout之内LBMin Self Crossing Loopback Length无LLLine to Line Spacing 走线之间太近LSLine to Shape Spacing走线与Shape 太近 LWMin Line Width走线的宽度太细Min Neck Width走线变细的宽度太细MASoldermask Alignment Error PadSoldermask Tolerance太小MCPin/Via Soldermask to Symbol SoldermaskPad与Symbol Soldermask之间的错误MMPin/Via Soldermask to Pin/Via SoldermaskPad Soldermask之间的错误PBPin to BondpadPin与Bondpad之间的错误PLLine to SMD Pin Spacing 走线与SMD元件脚太近Line to Test Pin Spacing走线与Test元件脚太近Line to Through Pin Spacing走线与Through元件脚太近PPSMD Pin to SMD Pin SpacingSMD元件脚与SMD元件脚太近SMD Pin to Test Pin SpacingSMD元件脚与Test元件脚太近Test Pin to Test Pin SpacingTest元件脚与Test元件脚太近Test Pin to Through Pin SpacingTest元件脚与Through元件脚太近Through Pin to SMD Pin SpacingThrough元件脚与SMD元件脚太近Through Pin to Through Pin SpacingThrough元件脚与Through元件脚太近PSShape to SMD Pin SpacingShape与SMD元件脚太近Shape to Test Pin SpacingShape与Test元件脚太近Through Pin to Shape SpacingThrough元件脚与Shape太近PVBBVia to SMD Pin SpacingBBVia与SMD元件脚太近BBVia to Test Pin SpacingBBVia与Test元件脚太近BBVia to Through Pin SpacingBBVia 与Through元件脚太近SMD Pin to Test Via SpacingSMD Pin与Test Via太近SMD Pin to Through Via SpacingSMD Pin与Through Via太近Test Pin to Test Via SpacingTest Pin与Test Via太近Test Pin to Through Via SpacingTest Pin与Through Via太近Test Via to Through Pin SpacingTest Via与Through Pin太近Through Pin to Through Via SpacingThrough Pin与Through Via太近RCPackage to Hard Room元件在其他的Room之内REMin Length Route End Segment at 135Degree无Min Length Route End Segment at 45/90Degree无SB 135Degree Turn to Adjacent Crossing Distance无90Degree Turn to Adjacent Crossing Distance无SL Min Length Wire Segment无Min Length Single Segment Wire无SNAllow on Etch Subclass允许在走线层上SOSegment Orientaion无BBBondpad to BondpadBondpad之间的错误SSShape to Shape Shape之间的错误TA Max Turn Angle 无VBVia to BondpadVia 与Bondpad之间的错误VGMax BB Via Stagger Distance同一段线的BB Via之间的距离太长Min BB Via GapBB Via之间太近Min BB Via Stagger Distance同一段线的BB Via之间的距离太近Pad/Pad Direct ConnectPad 在另一个Pad 之上VLBB Via to Line SpacingBB Via与走线太近Line to Through Via Spacing走线与Through Via太近Line to Test Via Spacing走线与Test Via太近VSBB Via to Shape SpacingBB Via与Shape太近Shape to Test Via SpacingShape 与Test Via太近Shape to Through Via SpacingShape与Through Via太近VVBB Via to BB ViaSpacingBB Via之间太近BB Via to Test Via SpacingBB Via与Test Via太近BB Via to Through Via SpacingBB Via与Through Via太近Test Via to Test Via SpacingTest Via之间太近Test Via to Through Via SpacingTest Via与Through Via太近Through Via to Through Via SpacingThrough Via之间太近WAMin Bonding Wire LengthBonding Wire 长度太短WEMin End Segment Length无Min Length Wire End Segment at 135Degree无Min Length Wire End Segment at 45/90Degree无WIMax Bonding Wire LengthBonding Wire 长度太长WWDiagonal Wire to Diagonal Wire Spacing 斜线之间太近Diagonal Wire to Orthogonal Wire Spacing斜线与垂直/水平线之间的距离太近Orthogonal Wire to Orthogonal Wire Spacing垂直/水平线之间的距离太近WXMax Number of Crossing无Min Distance between Crossing无XB135 Degree Turn to Adjacent Crossing Distance 无90 Degree Turn to Adjacent Crossing Distance无XDExternally Determined Violation无XSCrossing to Adjacent Segment Distances无allegro布线完成后如何修改线宽一.如果要改变整个一条导线的宽度 1.在find栏里选择Cline; 2.在PCB中选择要改的导线，点击右键，选择Change Width 3.在对话框中输入你想要的线宽3如果要改变整个导线中某一段导线的宽度1.在find栏里选择Cline Segs2.在PCB中选择要改的导线，点击右键，选择Change3.在对话框中输入你想要的线宽editchange，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的clineeditchange，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的clineCADENCE orcad:问题： #2 Warning ALG0016 Part Name CAP _POL_CAPAE1030X1050N_35V/330U is renamed to CAP _POL_CAPAE1030X1050N_35V/33. _),4hlx;W:F解释1.这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4awQt!N无法根治.解释2 。这个#2 Warning ALG0016 Part Name 6TvuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如改线宽的改字体宽 在Allegro中如何更改字体和大小（丝印，位号等）Aallegro 15.2:setup-text sizestext blk:字体编号photo width: 配置线宽width,height:配置字体大小 改变字体大小：edit-change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT。框住要修改的所有TEXT可以批量修改allegro 16.0: setup-design-parameter-text-setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小 改变字体大小：edit-change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。class-ref des-new sub class-silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom-在建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可 7如果过孔不盖绿油， 在出gerber时，via class/soldermask subclass加进soldermask film就可以了导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方 -6. CADENCE 特殊规则设置：思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转.1.Edit-Move,在Options中Rotation的Point选User Pick,2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.3. 选好需整体旋转的器件后,右键complete.4. 提示你Pick orgion,鼠标左键选旋转中心.5 下面右键选rotate, 即可旋转了.-4. 按原理图方式进行摆放元件。 ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。A. 在文件*.dsn中，选中一个page 。edit -browers-parts 选择 OCCURENCES-OK 选中所有元件 ETIT- PROPERTIES-new -弹出对话框 NAME: 输入PAGE VALUE：输入1, 单击OK后，可以持到多出一个属性值 Page 1 B. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。 C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，create pcb Editro Netlis 右边的SETUP 后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)” ALLOW USER DEFINED Prop一定要色选上。 生成网络表，D. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIESE. 导入后，PLACE -PLACE by PROPERTY/VALUE.下拉，选择page及其它。 -3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools- padstack- replace （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都 得注意OPTIONS选项啊。-2. allegro在放置LINE时注意