大规模集成电路试卷(2005)A答案.doc

武汉大学计算机学院本科20062007学年第二学期考试试卷（A卷答案）课程名称 ：大规模集成电路 （限120分钟）一 填空题1、variable timer:integer range 0 to 255;2、 TDI、TDO、TMS、TCK、TRST3、 用户用户约束文件（UCF文件）4 信号5、 a（7）6、 资源共享、逻辑优化和串行优化7、 对一个设计实体定义为一个元件；此元件与当前设计实体的连接说明8、大9、与、或、非基本门电路；组合电路、触发器。10、boolean;bit、boolean、std_logic。二 简答题1 可编程芯片的可编程体现在哪几个方面？ 1可编程芯片的可编程体现在哪几个方面？要点：（1） 内部组合逻辑单元可编程； （2） 内部连线可编程； （3） IO单元可编程； （4） 全局时钟、全局复位信号等。2 谈一谈你对IP核的认识。要点：（1） IP核具有自主知识产权； （2） 以硬件描述语言描述； （3） 实现特定功能； （4） 可以集成与其他的用硬件描述语言描述的系统。3 逻辑单元LE包括哪几个部分？要点：（1） 1个4输入的LUT； （2） 1个带有同步使能的可编程触发器； （3） 1个进位链； （4） 1个级连链。4 什么是固有延时？什么是传输延时？要点：固有延时也称为惯性延时，是任何电子器件都存在的一种延时特性，固有延时的主要物理机制是分布电容效应，分布电容具有吸收脉冲能量的效应。5 利用LUT如何实现一个四输入函数。要点：LUT是look up table(查找表)的缩写，它是用逻辑芯片内部的SRAM来构成逻辑函数发生器，SRAM内存储真值表，真值表是函数所有取值的集合，一个N输入LUT可以实现N个输入变量的任何逻辑功能。 四输入函数的LUT实现过程图（略）6 寄存器配平为什么能够提高电路的运行速度？要点：一个设计项中，如果包含逻辑块的延时差别过大，其总体工作频率取决于延时最大的模块，从而导致设计的整体性能受到限制。可以将大的延时部分（T1）划分一部分到小延时部分（T2），原系统的速度由T1决定，减小T1可以提高电路的运行速度。三 利用流水线技术对下面程序进行优化。参考程序: library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity dmul1 is Port ( a0, a1, a2,a3: in std_logic_vector(7 downto 0); result : out std_logic_vector(width-1 downto 0);end dmul1;architecture Behav of dmul1 isconstant width:=32;signal tmp1: std_logic_vector(15 downto 0);signal tmp2: std_logic_vector(23 downto 0);signal tmp3: std_logic_vector(31 downto 0);beginprocess(a0, a1, a2,a3) tmp1= a0* a1* a2* a3;tmp2= tmp1* a2;tmp3= tmp2* a3;result= tmp3;end process;end Behav;四 程序设计1、 设计一个64位宽度的双向总线驱动电路。参考程序:library IEEE;use IEEE.STD_LOGIC_1164.all;entity bidir is Port ( dir,en: in std_logic; a,b: inout std_logic_vegtor(width-1 downto 0);end bidir;architecture art1 of bidir isSignal aout,bout: std_logic_vegtor(width-1 downto 0);Constant width:=64;BeginProcess(a,dir,en)BeginIf (en=1)and (dir=1) then bout=a;Else bout=“zzzzzzzz”;End if;B=bout;End process;Process(b,dir,en)BeginIf (en=1)and (dir=0) then aout=b;Else aout=“zzzzzzzz”;End if;a=aout;End process;end art1;2 设计一个带异步复位和可预置初值的10进制加1计数器。参考程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter is Port ( a : in std_logic_vector(3 downto 0); load : in std_logic; reset : in std_logic; count : out std_logic_vector(3 downto 0); clk : in std_logic);end counter;architecture Behavioral of counter isbeginprocess(reset,clk) if reset=1then count=0000 elsif clkevent and clk=1 then begin if load=1then count1001then count=0000; else count=count+1; end if; end if; end process;end Behavioral;3、设计一个带进位位的8位二进制全加器电路。参考程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity add8 is Port ( a : in std_logic_vector(0 to 7); b : in std_logic_vector(0 to 7); ci : in std_logic; cout : out std_logic; sum : out std_logic_vector(0 to 7);end add8;architecture Behavioral of add