Y=~(A+B(C+D))版图设计.doc

成成 绩绩 评评 定定 表表 学生姓名 班级学号 专 业 课程设计 题目 Y A B C D 的电路和版图设 计 评 语 组长签字 成绩 A B C D 日期 年 月 日 课程设计任务书课程设计任务书 学 院信息科学与工程学院专 业 学生姓名 班级学号 课程设计题目 Y A B C D 的电路和版图设计 实践教学要求与任务实践教学要求与任务 1 学习和掌握 tanner 软件的设计流程 2 熟悉 Y A B C D 工作原理 根据电路原理图 绘制版图 设计仿真网表文件 利用仿真工具完成电路分析流程 3 完成全部设计内容 撰写设计报告 工作计划与进度安排工作计划与进度安排 第一周 周一 教师布置课设任务 学生收集资料 做方案设计 周二 熟悉软件操作方法 周三 四 画电路图 周五 电路仿真 第二周 周一 二 画版图 周三 版图仿真 周四 验证 周五 写报告书 验收 指导教师 年 月 日 专业负责人 年 月 日 学院教学副院长 年 月 日 目录 1绪 论 1 1 1 设计背景 1 1 2 设计目标 1 2 Y A B C D 的电路和版图设计 3 2 1 电路原理图 3 2 2 Y A B C D 的电路仿真观察波形 4 2 3 Y A B C D 的版图绘制 5 2 4 Y A B C D 的版图仿真观察波形 5 2 5 LVS 检查匹配 6 总 结 8 参考文献 9 附录一 电路原理图网表 10 附录二 版图图网表 10 1 绪 论 1 1 设计背景 随着集成电路技术的日益进步 使得计算机辅助设计 CAD 技术已成为电 路设计师不可缺少的有力工具 1 国内外电子线路 CAD 软件的相继推出与版本 更新 使 CAD 技术的应用渗透到电子线路与系统设计的各个领域 如芯片版图 的绘制 电路的绘图 模拟电路仿真 逻辑电路仿真 优化设计 印刷电路板 的布线等 CAD 技术的发展使得电子线路设计的速度 质量和精度得以保证 2 在众多的 CAD 工具软件中 Spice 程序是精度最高 最受欢迎的软件工具 tanner 是用来 IC 版图绘制软件 许多 EDA 系统软件的电路模拟部分是应用 Spice 程序来完成的 而 tanner 软件是一款学习阶段应用的版图绘制软件 对 于初学者是一个上手快 操作简单的 EDA 软件 Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于 Windows 平台的用于集成电路设计的工具软件 该软件功能十分强大 易学易用 包括 S Edit T Spice W Edit L Edit 与 LVS 从电路设计 分析模拟到电路布局 一应俱全 其中的 L Edit 版图编辑器在国内应用广泛 具有很高知名度 L Edit Pro 是 Tanner EDA 软件公司所出品的一个 IC 设计和验证的高性能 软件系统模块 具有高效率 交互式等特点 强大而且完善的功能包括从 IC 设 计到输出 以及最后的加工服务 完全可以媲美百万美元级的 IC 设计软件 L Edit Pro 包含 IC 设计编辑器 Layout Editor 自动布线系统 Standard Cell Place 2 用 tanner 软件中的 W Edit 对 Y A B C D 的电路进行仿真 并观察波形 3 用 tanner 软件中的 L Edit 绘制 Y A B C D 的版图 并进行 DRC 验证 4 用 W Edit 对 Y A B C D 的版图电路进行仿真并观察波形 5 用 tanner 软件中的 layout Edit 对 Y A B C D 进行 LVS 检验观察原理图 版图的匹配程度 2 Y A B C D 的电路和版图设计 2 1 电路原理图 Y A B C D 的电路原理如图 2 1 所示 当输入的信号 ABCD 满足 0000 0001 或 0010 等 即满足上拉网络导通的条件时 输出 Y 为高电平 当 输入信号为 1010 或 1000 等满足下拉网络导通的条件时 输出 Y 为低电平 实 现 Y A B C D 的逻辑运算 通过真值表可以得出当输入信号为 0000 0001 0010 0011 0100 时输出 Y 为高电平 其余的输入信号可以的到 低电平 图 2 1 Y A B C D 的电路原理图 2 2 Y A B C D 的电路仿真观察波形 给 Y A B C D 的输入加激励 高电平为 Vdd 5V 低电平为 Gnd 将输入信 号设置成不同的周期 ABCD 信号的周期分别为 800ns 400ns 200ns 和 100ns 此时能将输入为 0000 1111 所产生的结果都输出 并添加输入输出延 迟时间 进行仿真 并输出波形 波形图如图 2 2 所示 当输入为 0000 0001 0010 0011 0100 时输出为高电平 其余的输出都为低电平 由 于竞争冒险 所以将上升延时下降延时时间降低 再将 B 信号的输入提前 10ns 输入来去掉竞争冒险产生的毛刺 图 2 2 Y A B C D 电路输入输出波形图 2 3 Y A B C D 的版图绘制 用 L Edit 版图绘制软件对 Y A B C D 电路进行版图绘制 同时进行 DRC 验 证 查看输出结果 检查无错误 版图和输出结果如图 2 3 所示 在对节点进 行标注时注意输入法的设置要使用美式键盘 否则会在生成网表时产生错误 图 2 3 Y A B C D 与或门电路版图及 DRC 验证结果 2 4 Y A B C D 的版图仿真观察波形 与 Y A B C D 电路原理图仿真相同 添加激励 电源和地 同时观察输入 输出波形 波形如图 2 4 所示 Y A B C D 电路的版图仿真波形与原理图的仿 真输出波形基本一致 并且符合输入输出的逻辑关系 电路的设计正确无误 同样为了去掉竞争冒险我将 B 输入信号提前 10ns 输入 图 2 4 Y A B C B 版图输入输出波形图 2 5 LVS 检查匹配 用 layout Edit 对 Y A B C D 电路进行 LVS 检查验证 首先添加输入输出 文件即电路原理图和版图的输出网表分别为 sp 文件和 spc 文件 选择要查看 的输出 在进行匹配时要现将电路原理图和版图的输入激励进行屏蔽否则会在 匹配过程中产生警告 观察输出结果检电路原理图与版图的匹配程度 输出结 果如图 2 5 所示 图 2 5 Y A B C D 电路的 LVS 检查匹配图 从以上可以看出完全匹配 这里为了匹配时无警告已经将输入激励和电源屏蔽 掉 总 结 经过多次的修改和调试 本次设计经过验证 可以达到所需的功能 达到 了设计的要求 以下是本次试验的心得 在实验的开始阶段 对所设计的电路进行了波形 仿真 发现波形仿真的结果有竞争冒险的毛刺 为了去除竞争冒险我将上升下 降延时变小 将时钟周期变大 同时将B信号提前10ns输入 在进行版图的网表 生成时注意网表上标注的节点要使用美式键盘输入否则网表上会出现错误的节 点信息 在进行原理图和版图对比匹配时要注意屏蔽掉输入的电源和激励 我 觉得我们学习不能完全以来波形仿真 否则 出现任何一点小的误差就会导致 整个文件系统的编译出错 总之 模拟集成电路版图设计作为前沿学科 对于 我们专业的学生来说 学习对我们知识面以及运用知识的能力的提高有很大的 帮助 相信自己学习的脚步不会停止 感谢老师孜孜不倦的教诲 相信在学习 过程中自己思维能力 学习能力 思考方式的提高 定会在以后的学习过程中 给我带来很大的帮助 参考文献 1 廖裕平 陆瑞强 Tanner pro 集成电路设计与布局实战指导 全华科技图书 股份有限公司印行 2006 2 张志刚等著 模拟电路版图的艺术 科学出版社 2009 附录一 电路原理图网表 SPICE netlist written by S Edit Win32 7 03 Written on Jul 2 2013 at 23 31 28 Waveform probing commands probe include D tanner TSpice70 models ml2 125 md options probefilename D tanner LIE Module0 dat probesdbfile D tanner LIE LIE sdb probetopmodule Module0 param l 0 5u Vdd Vdd Gnd 5 tran op 10n 800n method bdf print tran v A v B v C v D v Y va A GND PULSE 0 5 400n 0 1n 0 1n 400n 800n vb B GND PULSE 0 5 210n 0 1n 0 1n 200n 400n vc C GND PULSE 0 5 90n 0 1n 0 1n 100n 200n vd D GND PULSE 0 5 50n 0 1n 0 1n 50n 100n Main circuit Module0 M1 Y B N3 Gnd NMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M2 Gnd D N3 Gnd NMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M3 N3 C Gnd Gnd NMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M4 Y A Gnd Gnd NMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M5 N1 A Vdd Vdd PMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M6 N2 C N1 Vdd PMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M7 Y B N1 Vdd PMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u M8 Y D N2 Vdd PMOS L 2u W 22u AD 66p PD 24u AS 66p PS 24u End of main circuit Module0 附录二 版图网表 Circuit Extracted by Tanner Research s L Edit Version 9 00 Extract Version 9 00 TDB File D tanner LIE lie tdb Cell Cell0Version 1 67 Extract Definition File LEdit90 Samples SPR example1 lights ext Extract Date and Time 07 05 2013 09 38 include D tanner TSpice70 models ml2 125 md Warning Layers with Unassigned AREA Capacitance Warning Layers with Unassigned FRINGE Capacitance Warning Layers with Zero Resistance NODE NAME ALIASES 1 C 38 35 2 D 30 5 35 3 B 22 34 5 4 A 14 34 5 5 GND 8 5 18 5 6 Vdd 9 5 37 5 7 Y 58 5 7 5 include D tanner TSpice70 models ml2 125 md options probefilename D tanner LIE Module0 dat probesdbfile D tanner LIE LIE sdb probetopmodule Module0 param l 0 5u Vdd Vdd Gnd 5 tran op 10n 800n method bdf print tran v A v B v C v D v Y va A GND PULSE 0 5 400n 0 1n 0 1n 400n 800n vb B GND PULSE 0 5 210n 0 1n 0 1n 200n 400n vc C GND PULSE 0 5 90n 0 1n 0 1n 100n 200n vd D GND PULSE 0 5 50n 0 1n 0 1n 50n 100n M1 9 C 10 Vdd PMOS L 2u W 6u M1 DRAIN GATE SOURCE BULK 38 16 40 22 M2 10 D Y Vdd PMOS L 2u W 6u M2 DRAIN GATE SOURCE BULK 30 16 32 22 M3 Y B 9 Vdd PMOS L 2u W 6u M3 DRAIN GATE SOURCE BULK 22 16 24 22 M4 9 A Vdd Vdd PMOS L 2u W 6u M4 DRAIN GATE SOURCE BULK 14 16 16 22 M5 8 C GND GND NMOS L 2u W 6u M5 DRAIN GATE SOURCE BULK 38 11 40 5 M6 GND D 8 GND NMOS L 2u W 6u M6 DRA