可编程逻辑实验报告.doc

西安邮电大学可编程逻辑实验报告系 别电院学 号05114121成 绩班 级光电1104班姓 名教师签字 实验名称 用原理图输入法设计门电路一：实验目的1. 掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+PLUS操作。2. 学会利用软件方针和硬件实现对数字电路的逻辑功能进行验证和分析。3. 能够利用CPLD器件开发具有基本与非逻辑功能的数字电路。二：实验所用仪表及主要器材PC， EDA软件MAX+PLUS。三：实验原理简述（原程序、真值表、原理图）及实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）实验一：用原理图输入法实现F=和F=AB+CD逻辑电路，要求原理图输入、 编译并仿真。 (1)F=ABF001011101110真值表 仿真结果图 (2) F=AB+CD 真值表ABCDF00000000100010000111010000101001100011111000010010101001011111001110111110111111仿真结果图 西安邮电大学可编程逻辑实验报告系 别电院学 号05114121成 绩班 级光电1104班姓 名雷晓丹教师签字 实验名称 用文本输入法设计门电路一：实验目的1.进一步熟悉MAX+plus II软件，学习用文本输入法设计电路。 2.进一步熟悉 CPLD 数字电路设计流程。 3.学习初步的 VHDL 程序设计方法。二：实验所用仪表及主要器材 PC，可编程逻辑电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干三：实验原理简述（原程序、真值表、原理图）及实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）实验二：用VHDL实现或非门、同或门。(1) 或非门F= 真值表ABF001010100110 原程序library ieee;use ieee.std_logic_1164.all;entity nor2 isport(a,b:in std_logic; y:out std_logic );end;architecture rel_1 of nor2 isbegin y=a nor b ;end;仿真结果图(2) 同或门F= 真值表ABF001010100111原程序library ieee;use ieee.std_logic_1164.all;entity xnor2 isport(a,b:in std_logic; y:out std_logic );end;architecture rel_1 of xnor2 issignal h:std_logic;begin h=a xor b ; yyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyy=ZZZZ; end case; end process;end;仿真结果图实验六：(1)JK触发器 JK触发器功能表 CP J K Q01XXX10XXX00XXX1100111011011111101Hold10Toggle原程序library ieee;use ieee.std_logic_1164.all;entity jk isport(j,k,prn,clrn,cp:in std_logic; y,yb:out std_logic );end;architecture rtl of jk issignal y_temp:std_logic;begin process(prn,cp) begin if (prn=0) then y_temp=1; elsif clrn=0 then y_temp=0; elsif(cpevent and cp=1)then if j=1 and k=1 then y_temp=not y_temp; end if; if j=1 and k=0 then y_temp=1; end if; if j=0 and k=1 then y_temp=0; end if; if j=0 and k=0 then y_temp=y_temp; end if; end if; end process; y=y_temp; yb=not y_temp;end;仿真结果图(2) D触发器 D触发器功能表 Clk D Q01XX10XX00XX111110110X10110Hold原程序library ieee;use ieee.std_logic_1164.all;entity d isport(d,prn,clrn,cp:in std_logic; q,qb:out std_logic );end;architecture rtl of d issignal q_temp:std_logic;begin process(prn,cp) begin if (prn=0) then q_temp=1; elsif clrn=0 then q_temp=0; elsif(cpevent and cp=1)then q_temp=d; end if; end process; q=q_temp; qbyyyyy=1000; end case; end if; end process; end;仿真结果图实验八：设计一个同步带清零、带有进位输出端的二十四进制（8421BCD）计数器，且能够自启动及具有进位端输出。原程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ershisi isport(rd,ep,et,cp:in std_logic; q:out std_logic_vector(4 downto 0); co:out std_logic );end;architecture rtl of ershisi issignal y:std_logic_vector(4 downto 0);begin process(cp,rd,ep,et) begin if(cpevent and cp=1)then if rd=0then y=00000; co=0; elsif(ep=0)then y=y; elsif(et=0)then y=y; co=0; elsif(ep=1 and et=1)then if(y=10111)then y=00000; co=1; else y=y+1; co=0; end if; end if; end if; end process; q=y; end;仿真结果图五：实验心得（实验中问题的解决方法等） 由于一开始对该MAX+PLUS比较陌生，因此在实验中经常出现忘记建立工程文件、忘记改文件格式等问题，经过问同学和老师得以解决。还有实验时由