3篇7章习题解答.pdf

255 第三篇第三篇第第7 7 7 7章习题章习题 题题3 7 3 7 1 1 在存储容量 存取速度 功耗和价格上静态RAM与动态RAM 相比 各有什么特点 解 静态RAM SRAM 和动态RAM DRAM 比较表 内容种类SRAMDRAM 存储容量小存储容量更大 存取速度较大更小 功耗快更快 价格贵便宜 题题3 7 3 7 2 2 将包含有32768个基本存储单元的存储电路连接成4096个字节 的RAM 则 1 该RAM有几根数据线 2 该RAM有几根地址线 解 一个基本存储单元存放有一位二进制信息 一个字节为8位二进制信息 32768 2 15 212 8 212 23 所以 1 有8根数据线 2 有12根地址线 一次访问一个字节 即8位数据 题题3 7 3 7 3 3 RAM的容量为256 字位 则 1 该RAM有多少个存储单元 2 该RAM每次访问几个基本存储单元 3 该RAM有几根地址线 解 一个基本存储单元存放有一位二进制信息 所以1024字位容量就有 1 1024个基本存储单元 2 由四个基本存储单元组成一个4位的存储单元 所以 该存储器每 次访问4个基本存储单元 3 有256 2 8 所以有8根地址线 256 题题3 7 3 7 4 4 试用256 字位的RAM 用位扩展的方法组成一个256 8字 位的RAM 请画出电路图 解 256 字位的RAM只有4位数据线 要扩大成8位时应采用位扩展的方 法实现 将8位地址线 片选线 读 写控制线并联 RAM 1 的4位作扩 展后8位的高4位 RAM 2 的4位作为扩展后的低4位 组成扩展后的8位 数据输出 其扩展的连接电路如图所示 题题3 7 3 7 5 5 C850是64 1字位容量的静态RAM 若要用它扩展成一个128 4字位容量的RAM 需要几块C850 并画出相应的电路图 解 该题原地址为64 2 6为6位 现要有128 27 需用7位地址线 因此要用地 址扩展 数据线只有1位 现需要4位数据 同时要进行数据位扩展 所以要 有8块C850是64 1字位容量的静态RAM 其连接后的电路如图所示 题题3 7 3 7 6 6 按照编程工艺不同 只读存储器大致可分为哪几类 各有什么 特点 解 熔丝 反熔丝型 EPROM型 E 2PROM型 Flash Memory型等 题题3 7 3 7 7 7 设某个只读存储器由16位地址构成 地址范围为000 FFF 16 257 进制 现将它分为RAM I O ROM1和ROM2等四段 且各段地址分配为RAM段 000 DFFF I O 段 E000 E7FF ROM1段 F000 F7FF ROM2段 F800 FFFF 试 1 设16位地址标号为A15A14 A1A0 则各存储段内部仅有哪几位 地址值保持不变 2 根据高位地址信号设计一个选择存储段的地址译码器 解解 1 RAM 存储段地址 A15A14 A1A0为 0000000000000000 1101111111111111 所有的地址都变 I O 存储段地址为 1110000000000000 1110011111111111 只有 A15A14A13A12A11 11100 的地 址不变 ROM1 存储段具体地址为 1111000000000000 1111011111111111 只 有 A15A14A13A12A11 11110 五位地址不变 同理 ROM2 不变的地址为 A15A14A13A12A11 11111 五位 2 因此 四个存储区的地址译码输出方程分别为 131415 AAARAM 1112 AARAMOI 1112131415 1AAAAAROM 1112131415 2AAAAAROM 画出相应的框图如下 题题3 7 3 7 8 8 利用数据选择器和数据分配器的原理 将二只64 8容量的ROM 分别变换成一只512 1字位和一只256 2字位ROM 解 变换成512 1字位时用8选1的数选择器 变换成256 2字位的系统时用 双 4 选 1 的数据选择器 它们的电路图分别如下 258 题题3 7 3 7 9 9 有两块16KB 2048 8 的ROM 试用它们构成 1 32KB 4096 8 的ROM 2 32KB 2048 16 的ROM 解 1 用二片16KB 2048 8 的ROM 加一个反相器即可实现32KB 4096 8 的ROM 连接图如图所示 2 该题只要进行数据位扩展即可 连接电路如图所示 259 题题3 7 3 7 1010 已知某8 4位PROM的地址输入为A3 A2 A1 A0 数 据输 出为D3 D2 D1 D0 且对应地址中存放数据如题表2 5 10所示 试求出 各数据输出关于地址输入的逻辑函数表达式 题表题表3 7 3 7 1010 3 A 2 A 1 A 0 A 3 D 2 D 1 D 0 D 3 A 2 A 1 A 0 A 3 D 2 D 1 D 0 D 0000001110001011 0001010010011100 0010010110101101 0011011010111110 0100011111001111 0101100011010000 0110100111100001 0111101011110010 解 D3 A3 D2 A2 D1 A1 D0 A0 题题3 7 3 7 1111 试用PROM设计一个二位二进制数的乘法器 设被乘数为A1 A0 乘数为B1 B0 乘积为P3 P2 P1 P0 试问 1 PROM的容量应该为多少字位 2 画出PROM实现该乘法器的编程逻辑图 解 1 2 4 4 P3 A1 USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY clock IS PORT 263 g clk g clr INSTD LOGIC hh1 7bcd OUT STD LOGIC VECTOR 6 downto 0 hh0 7bcd OUT STD LOGIC VECTOR 6 downto 0 mm1 7bcd OUT STD LOGIC VECTOR 6 downto 0 mm0 7bcd OUT STD LOGIC VECTOR 6 downto 0 ss1 7bcd OUT STD LOGIC VECTOR 6 downto 0 ss0 7bcd OUT STD LOGIC VECTOR 6 downto 0 END clock ARCHITECTURE rtl OF clock IS COMPONENT cnt60 PORT clk clr enable INSTD LOGIC c60 out STD LOGIC qh bufferSTD LOGIC VECTOR 2 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt24 PORT clk clr enable INSTD LOGIC qh bufferSTD LOGIC VECTOR 1 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT BCDCODEn PORT d3 d2 d1 d0 INSTD LOGIC bcdcode OUTSTD LOGIC VECTOR 6 downto 0 END COMPONENT signalss carry mm carry STD LOGIC signalss1 STD LOGIC VECTOR 2 downto 0 signalss0 STD LOGIC VECTOR 3 downto 0 signalmm1 STD LOGIC VECTOR 2 downto 0 signalmm0 STD LOGIC VECTOR 3 downto 0 signalhh1 STD LOGIC VECTOR 1 downto 0 signalhh0 STD LOGIC VECTOR 3 downto 0 BEGIN second cnt60 PORT MAP clk g clk clr g clr enable 1 c60 ss carry qh ss1 ql ss0 minus cnt60 PORT MAP clk ss carry clr g clr enable 1 c60 mm carry qh mm1 ql mm0 hour cnt24 PORT MAP 264 clk mm carry clr g clr enable 1 qh hh1 ql hh0 hh1bcd BCDCODEn PORT MAP d3 0 d2 0 d1 hh1 1 d0 hh1 0 bcdcode hh1 7bcd hh0bcd BCDCODEn PORT MAP d3 hh0 3 d2 hh0 2 d1 hh0 1 d0 hh0 0 bcdcode hh0 7bcd mm1bcd BCDCODEn PORT MAP d3 0 d2 mm1 2 d1 mm1 1 d0 mm1 0 bcdcode mm1 7bcd mm0bcd BCDCODEn PORT MAP d3 mm0 3 d2 mm0 2 d1 mm0 1 d0 mm0 0 bcdcode mm0 7bcd ss1bcd BCDCODEn PORT MAP d3 0 d2 ss1 2 d1 ss1 1 d0 ss1 0 bcdcode ss1 7bcd ss0bcd BCDCODEn PORT MAP d3 ss0 3 d2 ss0 2 d1 ss0 1 d0 ss0 0 bcdcode ss0 7bcd END rtl 60进制计数器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt60 IS PORT clk clr enable INSTD LOGIC c60 out STD LOGIC qh bufferSTD LOGIC VECTOR 2 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END cnt60 ARCHITECTURE rtl OF cnt60 IS COMPONENT cnt10a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt6a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 2 downto 0 END COMPONENT signal en STD LOGIC BEGIN cnt10 cnt10a PORT MAP clk clr enable ql en ql 0 and ql 3 and enable cnt6 cnt6a PORT MAP clk clr en qh 265 c60 ql 0 and ql 3 and qh 0 and qh 2 END rtl 24进制计数器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt24 IS PORT clk clr enable INSTD LOGIC qh bufferSTD LOGIC VECTOR 1 downto 0 ql bufferSTD LOGIC VECTOR 3 downto 0 END cnt24 ARCHITECTURE rtl OF cnt24 IS COMPONENT cnt10a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END COMPONENT COMPONENT cnt4a PORT clk clr ena INSTD LOGIC q outSTD LOGIC VECTOR 1 downto 0 END COMPONENT signal en clear STD LOGIC BEGIN clear clr or qh 1 and ql 2 en ql 0 and ql 3 and enable cnt10 cnt10a PORT MAP clk clear enable ql cnt4 cnt4a PORT MAP clk clear en qh END rtl BCD编码VHDL源文件 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY BCDCODEn IS PORT 266 d3 d2 d1 d0 INSTD LOGIC bcdcode OUTSTD LOGIC VECTOR 6 downto 0 END BCDCODEn ARCHITECTURE behave OF BCDCODEn IS signaltmp STD LOGIC VECTOR 3 downto 0 BEGIN tmpbcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcodebcdcode 1111111 END CASE END PROCESS END behave 10进制计数器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt10a IS PORT clk clr ena IN STD LOGIC q outSTD LOGIC VECTOR 3 downto 0 END cnt10a ARCHITECTURE behave OF cnt10a IS signaltmp STD LOGIC VECTOR 3 downto 0 BEGIN PROCESS clk clr 267 BEGIN IF clr 1 THEN tmp 0000 ELSIF clk EVENT AND clk 1 THEN IF ena 1 THEN IF tmp 1001 THEN tmp 0000 ELSEtmp tmp 1 END IF END IF END IF END PROCESS q tmp END behave 6进制计数器VHDL源文件 LIBRARY ieee USE ieee std logic 1164 all USE ieee std logic unsigned all ENTITY cnt6a IS PORT clk clr ena IN STD LOGIC q outSTD LOGIC VECTOR 2 downto 0 END cnt6a ARCHITECTURE behave OF c